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spi_module
- 使用FPGA编辑Verilog语言来实现控制SPI，完成SPI时序，并在该时序下实现数据的传输和接收。-FPGA and SPI
mo0re_FSM
- -- Moore State Machine with explicit state encoding -- dowload from: www.fpga.com.cn & www.pld.com.cn--- Moore State Machine with explicit state encoding -- dowload from : www.fpga.com.cn
prob2
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- 24小时制数字钟，可以简单更改为12小时制-Digital Clock
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- CORDIC数字计算机verilog设计.rar-CORDIC design verilog digital computer. Rar
LCD_stopwatch
- It is stopwatch whereby it display on the LCD.
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- 输入频率,用CPLD驱动8位DA,产生正玄信号-用CPLD驱动8位DA,产生正玄信号
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- UART--异步串行通讯 接收逻辑 （Verilog）16倍时钟接收-verilog--A UART Receiver 16 clock
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- 2位垂直极化空时编码以及与其相关的串并转换-Verilog ，Blatc ，Serial to parallel 2bit，Parallel to serial 2bit
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- 并口的EPP协议，与外部的FIFO的empty,full信号共同控制数据传输-of EPP parallel port agreement with the external FIFO empty, full common control signal data transmission
pinlvji
- 频率计，vhdl语言， ispDesignEXPERT