资源列表
VHDL-programming-and-simulation
- EDA中FPGA 设计的四种常用思想与技巧实例 -The FPGA design four common ideas and skills
ide
- ide 的HDL描述.有接口和时续-HDL descr iption of the ide. when there is interface and continued
led_test
- 利用verilog实现了流水灯功能，包含完整的工程文件和测试文件(The use of Verilog to achieve the water light function, including complete engineering documents and test files)
Advanced.FPGA.Design-Steve.Kilts.pdf
- Advanced FPGA design textbook - Steve Kilts Wiley Publications
Verilog_HDLtiming-.
- Verilog_HDL_那些事儿_时序篇 。详细介绍了Verilog HDL的时序分析和设计-Verilog_HDL_ thing _ that the timing articles. Details of the Verilog HDL timing analysis and design
Verilog_HDL_time
- VHDL入门学习资料，时序相关的例子介绍-VHDL learning data
Verilog-HDL3
- VERILOG时序篇，简述了verilog设计过程中时序的相关知识。-VERILOG precursor, this paper expounds the relevant knowledge of VERILOG design process sequence.
FPGA-code--about-a-bookk
- 这是FPGA嵌入式项目开发一书的实例代码 对于FPGA初学者来说，一定的参考价值-it is code about FPGA, it is valuable for green hand!
down_up_dds
- 在Vivado下完成AD输入到下变频的功能，频率可配置，通用化设计。(The function of AD input to down conversion is completed under Vivado, and the frequency is configurable and universal design.)
DE2-VGA-LED
- verilog HDL 语言编写的，FPGA的数码管和VGA的显示。调用时不必修改源码，只需引脚映射对就可以-verilog HDL language, FPGA digital and VGA display. Call without having to modify source code, you can just pin on the map
VHDL
- 采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道（ch1、ch2、ch3、ch4），每个通道配备100 Bytes的RAM，当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出，输出时钟由外部数据读取电路给出。 6.具备显示模块驱动功能。由SEL信号设置显示的通道，DISPLAY
SATA_Procotol_Summary
- SATA存储技术介绍文档，含协议及应用说明-SATA Technology