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文件名称:shuzishizhong

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
    [VHDL] [源码]
  • 上传时间：
    2012-11-16
  • 文件大小：
    47.11kb
  • 已下载：
    2次
  • 提 供 者：
    王***
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

用verilog语言写的数字时钟程序 芯片是EP2C8Q208C8-Verilog language used to write the digital clock program chip EP2C8Q208C8
相关搜索： 数字时钟

(系统自动生成,下载前可以参看下载内容)

下载文件列表

数字时钟/clock.asm.rpt
数字时钟/clock.cdf
数字时钟/clock.done
数字时钟/clock.dpf
数字时钟/clock.fit.eqn
数字时钟/clock.fit.rpt
数字时钟/clock.fit.smsg
数字时钟/clock.fit.summary
数字时钟/clock.flow.rpt
数字时钟/clock.map.eqn
数字时钟/clock.map.rpt
数字时钟/clock.map.summary
数字时钟/clock.pin
数字时钟/clock.pof
数字时钟/clock.qpf
数字时钟/clock.qsf
数字时钟/clock.tan.rpt
数字时钟/clock.tan.summary
数字时钟/clock.v
数字时钟/clock.v.bak
数字时钟/clock_assignment_defaults.qdf
数字时钟/cmp_state.ini
数字时钟/db/add_sub_bph.tdf
数字时钟/db/add_sub_onh.tdf
数字时钟/db/clock_cmp.qrpt
数字时钟/db/clock.db_info
数字时钟/db/clock.sld_design_entry.sci
数字时钟/db/clock.eco.cdb
数字时钟/clock.qws
数字时钟/db
数字时钟

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