搜索资源列表
RS232
- FPGA实现RS-232串口收发的Verilog程序，已经调通。
FPGA
- 用verilog实现的串口收发数据程序，已经调试通过
uart
- Verilog实现串口收发数据，包括整个quartus工程-Verilog serial port to send and receive data, including the whole quartus project
UART_receiver
- 通用串口收发器的移位寄存器 是verilog hDl编写-uart_reg
series_port
- 用verilog语言编写的串口收发程序，可以进行429总线数据与rs232口的通信。-With verilog program written in serial transceivers, can be 429 bus data and rs232 mouth communication.
hdl
- ACTEL串口收发 Verilog语言描述-ACTEL serial port transceiver
rt
- 用Verilog编写的串口收发程序，通过参数调整，就可以设定/更改波特率，收发数据长度，已调试。-Serial transceivers with Verilog program, prepared by adjusting parameters, you can set/change the baud rate, send and receive data length, is debugging.
uartverilog
- 用verilog语言编写uart程序。模拟串口时序进行收发数据操作。-verilog uart
FPGA_UART
- 用Verilog语言实现的FPGA UART独立收发模块 思路简单，代码简洁。在Lattice LFE3EA VERSA开发板上验证通过,编译器Lattice Diamond. 功能：串口收到数据后立即回传，此后每一秒串口数据+1再发送。-Using Verilog language independent of FPGA UART transceiver idea is simple, concise code. Development board in Lattice LFE3EA
uartverilog
- 该程序是Verilog写的串口收发程序，具有基本的收发功能，经过验证，能使初学者很好了解rs232，和Verilog-The program is written in Verilog serial transceiver program, with the basic send and receive functions, proven, good for beginners can understand rs232, and Verilog
EP3C
- 利用Verilog编写的串口收发程序，波特率可调，经测试完全可以应用。-Use of serial transceiver in Verilog program, the baud rate is adjustable, can be applied by the test completely.
RS232
- verilog语言编写的串口收发器，可实现发送什么接受什么的功能，简单修改即可实现想要的功能-verilog UART
uartverilog
- 串口收发程序verilog版本，适用于ALTERA的CPLD-Serial transceiver Verilog version, applicable in ALTERA CPLD
uart16
- verilog hdl语言，16位串口收发程序，波特率96-verilog hdl uart 16 9600
UART_RS232(verilog)
- /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作
uart
- veilog 实现FPGA的串口收发器，自发自收，稍作修改可以用于单独发送和接收模块。-verilog describe uart
SerialPort_RxTx
- verilog 简单易用，占用资源少。 串口收发模块。-verilog .Serial port receive & transmition module
verilog_rs232_rx_tx
- fpga中verilog实现的rs232串口收发逻辑，基础入门，参考学习串口收发-FPGA in Verilog implementation RS232 serial port transceiver logic, based on entry, refer to the study serial transceiver
UART发送接收奇偶校验
- 状态机，串口收发，以及奇偶校验。 even_parity.v奇偶校验； receive_byte.v字节接收； send_byte.v字节发送(state machine,UART even_parity.v even parity; receive_byte.v receiving byte; send_byte.v sending byte)
sobel
- 由Verilog编写在FPGA实现sobel算法应用于图像边缘检测，工程文件可在quartus13.1以上版本打开；工程使用到ram、fifo、pll三种ip核，design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块，sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果；测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化，再将生成文件中数据用串口发给FPGA，边缘检测结果会通过VGA输出。(Written by Ve