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EDA
- VHDL语言 用计数器实现分频器 N分频器-VHDL language implementation with a counter N divider divider
counter
- 计数器，使用VHDL语言编写的数字电路模块，他的功能是完成任意模的计数-Counter, using the VHDL language in the digital circuit modules, whose function is to count any mode
DEC_counter
- 数码管计数器，VHDL语言实现，可以完成对输入时钟的计数显示，采用三位数码管显示-Digital counter, VHDL language, to complete the count of input clock display, digital display with three
zjf10226jishuqi
- 10226计数器，vhdl语言设计，可在数码管上显示，可下载验证-10226 counter, vhdl language design can be displayed on the digital, downloadable authentication
kbm
- 基于VHDL硬件描述语言的可变模计数器的仿真案例代码及操作步骤-VHDL hardware descr iption language based on the variable-mode counter case simulation code and the steps
counter
- 一个模10计数器的vhdl程序，希望对大家有帮助-A module 10 counter vhdl program, we want to help
Counter24hour
- 用VHDL语言编写的一个二十四进制计数器，一个脉冲输入引脚，一个复位输入端，四个BCD码输出端。与我另外的八个模块是配配套的。-A 24 binary counter programmed with VHDL language.A pulse input, a reset input, four output BCD code. It is one of my total 9 modules that are used to design a digital clock.
Counter60sec
- VHDL语言编写的一个六十进制计数器(用于秒)，一个脉冲输入引脚，一个复位引脚，8个BCD码输出引脚，一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。 -A 60 binary counter（for second） programmed with VHDL language.A pulse input, a reset input, eight BCD code output. It is one of my total 9 modules that are used to de
Sim_counter
- VHDL 在modelsim上进行前仿真，综合仿真以及时序仿真需要文件（以一个简单计数器为例）-On the front in modelsim VHDL simulation, synthesis and timing simulation requires a simulation file (a simple counter example)
60jiafajishuqi
- vhdl语言编写60进制的加法计数器 能够直接使用-vhdl language addition of 60 binary counter can be used directly
cnt12
- 基于VHDL的计数器控制程序，大三的时候写的，感觉不错。-VHDL-based counter control procedures, junior year writing, I feel good.
digital6counter_top
- 文件描述的是VHDL语言实现的16位计数器，可用于实现时钟的分频或中断控制-Document describes the VHDL language to achieve 16-bit counter can be used to achieve clock frequency or interrupt control
Traffic-light-design
- (1) 能显示十字路口东西、南北两个方向的红、黄、绿的指示状态； • 用两组红、黄、绿三色灯作为两个方向的红、黄、绿灯，能实现正常的倒计时功能； • 用两组数码管作为东西和南北方向的到计时显示，显示时间为红灯55秒、绿灯50秒、黄灯5秒； *(2) 按S1键后，能实现特殊状态功能: • 显示到计时的两组数码管闪烁； • 计数器停止计数并保持在原来的状态； • 东西、南北、路口均显示红灯状态； • 特殊状态解
VGA
- vhdl实现VGA接口显示四种图案：横彩条、竖彩条、棋盘格、白屏。文件包含四个模块：clk_div2——二分频（输入50Mhz输出25Mhz）、makecolor产生彩条信号、vgasyn产生行同步hs和列同步vs、行计数器hadddr、列计数器vaddr，vga_main主程序连接前三个模块。-vhdl implementation VGA interface displays four patterns: horizontal color bar, vertical color bars,
09081113
- 简单计数器，分频器，全加器等vhdl程序等-Simple counter, divider, adder vhdl procedures such as
seg
- 六位十六位进制数可逆循环计数器、七段译码器设计，完全有VHDL语言设计，生成SYM文件后，设计top.gdf文件，赋好管脚下载到altera芯片上执行。-Sixteen decimal six reversible cycle counter, seven-segment decoder design, fully VHDL language design, build SYM files, design top.gdf file, assign a good pin downloaded to
inverse_counter
- 利用ALTERA的DE2实现4位可逆计数器，并进行7段译码显示，VHDL编写-4-bit counter with 7-segment display using VHDL
clock
- 数字秒表计数 vhdl 译码器 分频器 计数器 报警器-stopwatch counter
shenyan
- 一个七段译码，一个异步复位计数器，一个melly机，我自己写的实验报告-a vhdl report,by a uestc student,
VHDL_counter
- 实验要求：用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。-Design a VHDL counter