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Digital_system_design_example
- 数字系统设计实例.pdf,VHDL语言实现，7.1 半整数分频器的设计7.2 音乐发生器7.3 2FSK/2PSK信号产生器7.4 实用多功能电子表7.5 交通灯控制器 7.6 数字频率计.值得一看。-digital system design examples. Pdf, VHDL, 7.1-integer divider design Music Generator 7.2 7.3 2FSK/2PSK Signal Generator 7.4 Practical multi-functi
shiyan3niu
- 1.利用FLEX10KE系列（EPM10K100EQC240-1X）的CLOCKBOOST （symbol:CLKLOCK）,设计一个2倍频器，再将该倍频器2分频后输出。 对其进行时序仿真。 2.设计一个数据宽度8bit，深度是16的 同步FIFO(读写用同一时钟)，具有EMPTY、FULL输出标志。 要求FIFO的读写时钟频率为20MHz， 将1－16连续写入FIFO，写满后再将其读出来（读空为止）。 仿真上述逻辑的时序，将仿真
DVF
- 数控分频器的设计数控分频器 端口定义： CLK：时钟输入 D[7..0]：预置数据 Fout：分频输出 说明： D[7..0]作为8位加1计数器的初值，初值越大，分频输出频率越高，反之越低， -NC NC divider divider port the definition of design: CLK: Clock input D [7 .. 0]: preset data Fout: frequency output that: D [7 .. 0] as
Designofanon-integerdivider
- 设计一个非整数分频器用分针数来分频，微机原理的作业-Design of a non-integer divider
T0offenpin
- 分频器的设计。基于M16.用T0定时器。有proteus仿真-Divider design. Based on the M16. By T0 timer. There proteus simulation
Crossover
- 分频器的设计，包含普通分频器和占空比为50 的奇数分频 ；4位乘法器的VHDL程序；-Crossover design, including general divider and the duty cycle of 50 of the odd frequency 4-bit multiplier VHDL procedures
shiyanliu
- 用VHDL编程实现乐曲播放器设计。使用层次化设计方法，实现乐曲播放器的设计； 使用数控分频器设计硬件乐曲演奏电路，实现多首乐曲播放功能。 -The music player design with VHDL programming. Using the hierarchical design method, design music player NC crossover design hardware music playing the circuit, the song pla
yibutongxun
- 用VHDL实现的异步通讯模拟程序和报告。分为控制器，接收器，发射器三部分，其中应用到了异步串行通讯控制器的设计以及非整数分频器的设计。-Asynchronous communication using VHDL simulation procedures and reporting. Divided into the controller, receiver, transmitter three parts, which applied to the design of asynchronous
verilog
- 一些基本的Verilog 代码 包括基本的分频器设计，交通灯设计，自动售货机设计，有限状态机的设计-Some basic Verilog For freshman
frequency-divider-graphic-design
- 数字系统EDA 多级分频器图形设计 熟悉和掌握MAX+PlusⅡ的编译、仿真操作。-The multi-level divider graphic design of digital systems EDA familiar with and master MAX+Plus Ⅱ compilation, simulation operation.
shu_ma_guan4
- 基于span3E进行数码管显示的控制，时钟采用了计数分频器的设计，将50MHz的是时钟作为系统时钟-Based span3E control, digital display clock count divider design, the 50MHz clock as the system clock
Verilog-crossover-design
- Verilog分频器设计分频器是FPGA设计中使用频率非常高的基本单元之一-Verilog crossover design
divider
- 偶数 奇数 小数分频器的设计,很详细实用，希望对大家有帮助-even odd frequency_divider
Digital-clock-design
- 数字钟设计 用VHDL实现一个50MHZ到1HZ的分频器，利用Quartus II进行文本编辑输入和仿真硬件测试。实现一个60进制和24进制的计数器。测试成功。-Digital clock design using VHDL a 50MHZ to 1HZ divider using Quartus II simulation for text input and editing hardware test. Achieve a 60 hex and 24 hex counter. Test wa
BELL
- //深圳市21EDA电子 //开发板型号:A-C5FB //接线的时候，注意要断电。 功能：向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调， 功能：该实验通过设计一个状态机和分频 器使蜂鸣器发出"多来咪发梭拉西多"的音调。 -//Shenzhen 21EDA Electronics// development board Model: A-C5FB// www.sz-21eda.com// www.21eda.net// wiring, pay attenti
vc
- 利用C语言设计出一个具有16分频、8分频、4分频和2分频功能的分频器-Using C language to design a divide with 16, 8, 4 and 2 frequency divider divider function
基于FPGA的乐曲硬件演奏系统设计与实现_夏冰
- 通过分频实现FPGA的乐曲播放，制作简易播放器(Implementation of FPGA music player)
timer_se
- 数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0
ise
- 在ise软件上，用VHDL语言，设计的数字跑表，可以两位计数，含分频器，计数器(In the ISE software, using VHDL language digital stopwatch design, can two counts, including frequency divider, counter)
分频显示
- VHDL实验中，实现分频与数码管显示。掌握BCD-七段显示译码器的功能和设计方法； 掌握用硬件描述语言的方法设计组合逻辑电路——BCD-七段显示译码器。(In the VHDL experiment, frequency division and digital tube display are realized.)