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USB2_chip
- USB2.0 chip的一部分verilog源码。opencore上下的，还比较好用:)-USB2.0 chip part of Verilog source. Opencore ish, but also better quality :)
Usb_RTL(VHDL_Verilog)
- USBRTL电路的VHDL和Verilog代码-USBRTL Circuit VHDL and Verilog code
async_fifo2_corrected
- FIFO的部分verilog代码，其余部分我会陆续上传，
usb
- 实现了USB接口。介绍了如何使用VERILOG语言实现USB的程序设计。
usbfree_core
- 完整的usb freecore，全部用verilog编写
usb_funct
- usb2.0的Verilog源代码,包含完整的源代码,没有测试激励文件
logic
- SRAM和USB芯片FT245的VERILOG逻辑控制
通过 SPI 接口控制 I2C总线上音频器件数据流
- 用cycloneII的C020芯片来控制SPI转I2C的Verilog HDL程序
FPGA与USB通信的测试代码
- FPGA与USB通信的测试代码，包括FPGA中的程序（Verilog编写）和PC机上的主控程序以及USB固件程序。,FPGA and the USB communication test code, including the FPGA in the procedure [Verilog prepared] and PC-control procedures, as well as the USB firmware.
Verilog_CY7C68013-SLAVE-FIFO
- 用VERILOG 编写 CY7C68013 usb数据采集SLAVE FIFO模式驱动程序 ，已验证过-Prepared with the VERILOG CY7C68013 usb data acquisition SLAVE FIFO mode driver, has proven
asfifodesign
- 异步fifo设计文档，里面包括详细的verilog设计方案及代码。fifo设计是通信中必然设计的设计-a fifo design with code inside, using verilog language
usbFPGAconnect
- 该例程是PC机通过FX2-CY7C68013-A的USB2.0控制芯片与FPGA实现通信。其中的工程和代码包括PC机上的USB固件程序、驱动程序、上位机程序，FPGA上的VERILOG通信程序。-The routine is a PC, through the FX2-CY7C68013-A of the USB2.0 controller chip and the FPGA to achieve communication. One of the projects and code, incl
usb20
- 通用接口usb2.0的verilog开发代码-Common interface usb2.0 development of the verilog code
USBipcore
- usb1.1 ip核，使用verilog编写-usb1.1 ip nuclear, prepared using the Verilog
USBtoUART
- USB转串口资料,相关USB芯片介绍、程序等-USBtoUART.rar
pci-verilog
- USB及PCI总线设计的一些源代码（经测试）-USB and PCI bus design some of the source code
usbjtag
- 用于USB blaster下载线设计的JTAG仿真用的Verilog源码-For the USB blaster download cable design simulation using Verilog source JTAG
module-usb
- usb verilog code for transmitter
USB-IPcore-Verilog
- USB IP 核设计，Verilog，ISE工程可以打开-USB IP core design, Verilog, ISE project can be opened
test
- lab assignment in verilog