搜索资源列表
counter60
- 该实验设计模60计数器,并通过数码管进行显示,最后实现秒表的功能。7段数码管采用共阴极数码管,如图1所示,当某段接有高电平时该段将发光。
voterandcounter
- 用VHDL写的源代码程序,包涵三人表决器,七人表决器,全加器以及模24,模60的计数器,都是单文件的,由于程序小又多,所以集中在一起,供新学习VHDL语言的朋友们参考。
counter60
- Verilog语言编写的模60计数器和testbench-Verilog language model 60 counters and testbench
60
- 模为24进制计数器的VHDL语言代码,开发环境可以是Quartus 2软件-24 binary counter module VHDL language code, development environment, Quartus 2 software can be
adder2
- 此源代码是基于Verilog语言的持续赋值方式定义的 2 选 1 多路选择器 、阻塞赋值方式定义的 2 选 1 多路选择器、非阻塞赋值、阻塞赋值、模为 60 的 BCD码加法计数器 、模为 60 的 BCD码加法计数器、BCD码—七段数码管显示译码器、用 casez 描述的数据选择器、隐含锁存器举例 ,特别是模为 60 的 BCD码加法计数器,这是我目前发现的最优源代码,应用于解码器领域。-This source code is based on the Verilog language def
cntm60
- 这是本人以前做过的一个基础例子,模60计数器,对于初学者有一定意义-I have done before this is a basic example, model 60 counters, have a certain significance for beginners
cnt60
- de2开发板上的一个小程序 模60的计数器/分频器-de2 board developed a small program module 60 of the counter/divider
8-lights-the-controller-design
- 八路彩灯控制器的设计.数字钟的主体是计数器,它记录并显示接受到的秒脉冲个数,其中秒和分为模 60 计数器,小时为模 24 计数器,分别产生 2 位 BCD 码-8 lights the controller design.A digital clock are the subject of counter, it recorded and display to receive the number of second pulse, including seconds and divided in
celery
- 一个模10范围0-9的计数器,要求有输入端时钟clk、清零clr,4位输出; 还有一个模60范围0-59计数器,要求有输入端clk、clr、使能端en,分别以4位输出个位0-9与十位0-5,输出进位co-a funny counter
Phoenix1
- 一个模10范围0-9的计数器,要求有输入端时钟clk、清零clr,4位输出; 还有一个模60范围0-59计数器,要求有输入端clk、clr、使能端en,分别以4位输出个位0-9与十位0-5,输出进位co-another counter
count
- basys2 模60计数器 并用数码管显示 verilog FPGA-basys2 mold 60 counter digital display
mo60xianshi
- 使用ISE软件在basys2开发板上写的模60计数器-Using ISE software development board wrote in basys2 counter mold 60
counter60
- 基于FPGA的模60计数器,实现0-59计数,四个数码管后两个显示十位和个位,拨盘按钮P11为复位键。-FPGA-based mold 60 counters to achieve 0-59 counts, two of the four digital tube display after ten and a bit, dial button P11 for the reset button.
mol60
- 模60计数器,可以实现基本的模60计数功能-mold 60 counter
counter60
- 基于FPGA的模60计数器,实现0-59计数,四个数码管后两个显示十位和个位,拨盘按钮P11为复位键。-FPGA-based mold 60 counters to achieve 0-59 counts, two of the four digital tube display after ten and a bit, dial button P11 for the reset button.
m60v20161109
- 用verilog语言实现的模为60的计数器,经编译合格,利用quarter2及以上可以直接使用(Using Verilog language to achieve the modulus of 60 counters, compiled by qualified, using quarter2 and above can be used directly)
m60component20161109
- 用verilog语言实现的模为60的计数器,经编译合格,利用quarter2及以上可以直接使用,并使用了分块模式(Using Verilog language to achieve the modulus of 60 counters, compiled by qualified, using quarter2 and above can be used directly, and the use of sub block mode)
deng
- 模60计数器,适应verilog 语言实现,一个小程序,联系制作(A module 60 counter, implemented in the Verilog language)
m60
- 使用verilog实现模六十计数即0-1-2-3-4-5-.......-59-0-1-2的功能。(Use Verilog to realize the function of the mode sixty count, 0-1-2-3-4-5-....-59-0-1-2.)