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embedded_risc
- 一个嵌入式RISC CPU 的Verilog 设计源码，可综合。内含详细的设计文挡。-an embedded RISC CPU design Verilog source code can be integrated. Detailed design containing the text block.
基于51固定电话短信息终端的开发
- 本文给出了一种以80C31为主控CPU的固定电话短信息终端的设计，从系统软硬件两个方面说明了固定电话短信息终端的设计方法和各个部分的工作原理 -This paper proposes a 80C31 CPU for controlling the fixed telephone short message terminal design, system software and hardware from the two showed that the fixed telephone sho
first_nios2_system_sim
- nios 环境下的软件编程，主要用来设计cpu内核-nios environment of software programming, mainly for the design of core cpu
booth_mul
- 一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。-a 16 to be completed with symbols / unsigned multiplication of the number of binary multipliers. The multiplier used to impr
mips_creative
- 一个完整的MIPS CPU，创新设计，浙江大学某学生作品，有完整的说明文档、仿真文件和测试文件，可以直接综合和仿真。-a complete MIPS CPU, innovative design, a student of Zhejiang University works with complete documentation, simulation and test documents, and can be directly integrated simulation.
CPU_single-(2)
- 单周期CPU设计源码，基于Quatus II，亲测可用-Single-cycle CPU design source code, based on Quatus II, pro-test available
CPUver2
- 这是一个有关单周期CPU设计的一个参考，里面顶层模块已经写好，而其他模块的内容则是以注释的形式存在，如果要跑这个代码的话，把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。- 翻译关闭即时翻译 英语 中文 德语 检测语言 中文(简体) 英语
my_cpu
- 计算机组成原理实验代码：单周期Cpu设计，附上检测指令， 在ISE 14.4通过检测-Computer Composition Theory Experiment Code: Cpu single-cycle design, attach detection command, by detecting the ISE 14.4
S16C57
- 8位RISC CPU 设计IP，包含了文档、代码、仿真环境等-8BIT RISC MCU implemention reference ip,include rtl code,simulation and document
OExp11-OwnMCPU
- 浙江大学计算机组成实验课工程代码，多周期CPU设计控制器实现。-Multi-cycle CPU design of the controller.
新建 Microsoft Word 文档
- CAN 接收器总共有 5 级接收 FIFO，在接收过程中，收到的报文将会依次在 5 级的输入 FIFO 中进行保存。CAN 中，5 个报文缓冲器在工作过程中通过转换被 交替映射到单片机的每个存储器区域内。RxBG（后台接收缓冲器）只与 MSCAN 相联系，前景接收缓冲器能够通过 CPU 寻址。(The CAN receiver has a total of 5 stages to receive the FIFO, and in the reception process, th
CPU_Verilog
- 此代码完成了流水线CPU的设计。其中有ALU，控制模块，UART等verilog代码。(This code completes the design of pipelined CPU)
8051-master
- 设计兼容51的指令集的处理器架构 编写兼容51处理器的Verilog代码 仿真 验证测试处理器的功能和性能(The design includes a processor whose instruction set is compatible to the industrial standard 8051 and its FPGA implementation. Through the analysis of instructions, I determine the CPU inte
cpu_2013
- 简化的16位的cpu的设计，有缓冲器，指令存储器，数据存储器等基本模块组成(The simplified 16 bit CPU design consists of a buffer, instruction memory, data memory and other basic modules)
单片机电子时钟设计
- 单片微型计算机简称单片机，又称为微控制器，是将CPU、RAM、ROM、定时/计数器、I/O接口电路集成到一块电路芯片上构成的微型计算机。本次设计的系统由单片机系统、数码管显示系统、键盘、蜂鸣器等组成，通过按键来控制单片机实现数字时钟的时、分、秒显示，12、24制转换，设定时间、闹钟等不同功能，并通过P0口的输出在LED上显示。该设计具有结构简单、使用方便等特点。(As the single chip computer, also known as micro controller, CPU, R
mips16
- 来自openhec平台，完整的mips16cpu设计。未添加工程，需自己手动建立工程添加文件，仅供参考。(mips16 cpu.no vivado project.It's just for teaching.If you want to learn more about it, please search for OpenHec.)
实验九 计算机核心（CPU+RAM）的设计与实现
- 计算机组成原理的CPU实验，基于quartus平台(CPU experiment of computer organization principle, based on quartus platform)
实验一多路选择器与CPU辅助模块设计
- 实验一多路选择器与CPU 模块设计 实验方法与答案(Solutions for computer experiment.)
8Bit_ALU
- logisim设计 实现 加 减 与 或 异或 或非(Logisim design implements add and subtract and or exclusive or no)
CS5523规格书|MIPI转EDP方案设计|替代LT8911芯片电路原理|ASL集睿致远CS替代龙讯
- ASL芯片（集睿致远） CS5523是一款MIPI DSI输入，DP/e DP输出转换芯片，可pin to pin替代LT8911龙讯芯片。 MIPI DSI 最多支持 4 个通道，每个通道的最大运行速度为 1.5Gps。对于DP 1.2输出，它支持1.62Gbps和2.7Gbps的链路速率，支持2560 * 1440@60Hz的最高分辨率。单电源1.8V，节省成本并优化电路板空间。 CS5523适用于多个细分市场和显示应用，如手持设备，主板，双面板显示器和汽车显示器等等，CS5523芯片M