CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 搜索资源 - gdf

搜索资源列表

  1. 数字锁相环设计源程序

    3下载:
  2. PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛,本例用VHDL描述了一个锁相环作为参考,源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input freque
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:118.55kb
    • 提供者:杰轩
  1. [eda]vhdl

    2下载:
  2. 福州大学EDA选修课所有实验课程代码。VHDL语言描述(vhd),以及电路图(gdf)-Fuzhou University EDA optional courses in all experimental code. VHDL descr iption (vhd), and circuit (GdF)
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:217.32kb
    • 提供者:林锋杰
  1. BASED_FLEX10k20_cymometer

    0下载:
  2. 基于FLEX10K的频率计设计,采用分层设计,顶层文件为GDF,其余为VHDL代码,有一定的参考价值。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:203.54kb
    • 提供者:谭涌
  1. 数字锁相环

    1下载:
  2. PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上;顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:122.26kb
    • 提供者:于洪彪
  1. TaxiPriceCounter.rar

    0下载:
  2. 数字逻辑实验作品,在maxplus2下开发的出租车计价器系统(Quartus也可运行),实现基本计价功能,可以设置单价(实验报告中友设置方法),内含实验报告,直接打开taxi_price_counter_final.gdf即可运行,Digital logic experiment works, developed in maxplus2 Taximeter system (Quartus can also be run), the realization of the basic pricing
  3. 所属分类:DSP program

    • 发布日期:2017-05-15
    • 文件大小:3.83mb
    • 提供者:昕明儿
  1. MyProject

    0下载:
  2. 3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3,原理图源文件保存在MyProject目录中,为138decoder.gdf,另有我写的实验报告,呵呵,适合仿真入门-3-8 decoder simulation. Selected in this experiment simulation software is MAX+ Plus II Version 9.3, schematic source files stored in the MyPro
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:219.54kb
    • 提供者:zhang
  1. PLL

    0下载:
  2. PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上; 顶层文件是PLL.GDF-Digital phase-locked loop PLL is the design source code, which, Fi is the input frequency (receive data), Fo (Q5) is
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:124.39kb
    • 提供者:许伟
  1. vhdl

    0下载:
  2. VHDL编写的例程,一般常见的运用里面都包含了。该程序对于VHDL的前期学习者有很大的帮助-VHDL routines prepared, use common contain it. The program for the early stage of VHDL great help learners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:245.64kb
    • 提供者:liujingxing
  1. Proyekton

    0下载:
  2. Alarm clock vhdl gdf for MAX2+plus
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:495.32kb
    • 提供者:Tolik
  1. shuziluji

    1下载:
  2. 纯VHDL文件 拥有闹铃 整点报时 日历 使用方法(打开文件shizhong.gdf文件编译即可(本人使用maxplus-Pure VHDL files have calendar alarm whole hour to use (you can open the file shizhong.gdf file compilation (I use maxplus))
  3. 所属分类:VHDL编程

    • 发布日期:2014-03-18
    • 文件大小:576.8kb
    • 提供者:虫子
  1. xifeng-bianxian

    1下载:
  2. 光栅尺数据采集信号的细分辨向电路,是gdf文件,非常直观方便!-Grating data acquisition signals subdivision circuit is gdf file, very intuitive and convenient
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-06-30
    • 文件大小:6kb
    • 提供者:小胡
  1. QuadratureCounter

    0下载:
  2. gdf example for Quadrature Encoder Counter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.98kb
    • 提供者:Laskowy
  1. my

    0下载:
  2. 电子技术实验课程一二两个实验源代码tdf和gdf都在文件夹内,适用于入门级VHDL-Electronic Experiment course one hundred twenty-two experimental source code tdf and folder gdf are for entry-level VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:211.6kb
    • 提供者:dong
  1. seg

    0下载:
  2. 六位十六位进制数可逆循环计数器、七段译码器设计,完全有VHDL语言设计,生成SYM文件后,设计top.gdf文件,赋好管脚下载到altera芯片上执行。-Sixteen decimal six reversible cycle counter, seven-segment decoder design, fully VHDL language design, build SYM files, design top.gdf file, assign a good pin downloaded to
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:385.31kb
    • 提供者:Michael Zhou
  1. eda1

    0下载:
  2. 原理图方式实现8位全加器,文件类型为gdf ,vhd 文件-8-bit full adder schematic way, the file type for the GDF vhd file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-16
    • 文件大小:82.29kb
    • 提供者:王建峰
  1. 历年省赛与国赛试题及其解析 (1)

    0下载:
  2. 第九届蓝桥杯单片机设计与开发省赛题目fbdfsbfsb。(gfds,gdf,sgdfs,gdf,sgd,fs.)
  3. 所属分类:单片机开发

    • 发布日期:2020-07-13
    • 文件大小:14.69mb
    • 提供者:电子迷1
搜珍网 www.dssz.com