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LinuxIPC进程间的通信
- Linux 操作系统提供进程间通信（IPC）机制，用来保证正在执行的进程在内核的协调下能够 共享资源、同步以及交换数据等。Linux 支持大量进程间通信机制，包括信号、等待队列、管道 以及Unix 系统V 中提供的进程间通信机制，如消息队列、信号量和共享内存。-Linux operating system to provide inter-process communication (IPC) mechanism used to ensure that the process is being
pipeline.rar
- 关于FPGA设计中的流水线技巧的使用和例子，一个很好的减少硬件消耗的技巧,About FPGA design using pipelining techniques and examples, a good technique to reduce the hardware consumption
float_data_multiple_use_fixed_
- 采用fpga做小数运算的程序，使用了三级流水线技术，这是学习流水线和定点小数乘法很好的例子！,a program of float multiply, using 3-stage pipeline technology
waterline_adder.rar
- 这是一个用Verilog编写的四级流水线加法器,This is a Verilog prepared with four pipeline adder
FIFO_8_8
- FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog HDL程序,内附说明）-FIFO FIFO queue, a cache, or a pipeline, equipment, Interface (Verilog HDL program, containing a note)
PIPE_LINING_CPU_TEAM_24
- 采用Quatus II编译环境，使用Verilog HDL语言编写实现了五段流水线CPU。 能够完成以下二十二条指令（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs slt rd,rs,rt sltu rd,
mips
- 在maxplus上实现了一个5级流水线的mips cpu，含cache-In maxplus to achieve a 5-stage pipeline of the mips cpu, with cache
pipeline_ADC_PLL
- 该文档提出了一种应用于开关电容流水线模数转换器的CMoS预运放一锁存比较 器．该比较器采用UMC混合／射频0．18肛m 1P6M P衬底双阱CMOS工艺设计，工作电压为 1．8 V．该比较器的灵敏度为0．215 mV，最大失调电压为12 mV，差分输入动态范围为1．8 V，分辨率为8位，在40 M的工作频率下，功耗仅为24．4 ttW．基于0．18 gm工艺的仿真结 果验证了比较器设计的有效性．-A CMOS preamplifier-latch comparator used
PipelineCPU
- 用Verilog实现一个简单的流水线CPU，并运行一个Quicksort程序。这是Berkley，eecs系的计算机系统结构课程实验的实验三。-This file is written in Verilog to achieve a simple pipeline CPU, which can run a Quicksort program.
Floating-Point-Adder
- 浮点数加法器IP核的vhd设计。浮点数加法运算是运输中使用最高的运算，结合vhdl和EPGA可编程技术，完成具有5线级流水线结构、符合IEEE 754浮点标准、可参数化为单、双精度的浮点数加法器。-Floating point adder design IP core vhd. Floating-point addition operation is used in most transport operations, combined with vhdl and EPGA programmab
pipeline
- 用流水线构成的串行八位加法器，可以输出进位级联-With a line consisting of eight serial adder, can output binary cascade
A-Fast-CRC-Implementation-on-FPGA
- CRC错误检测是一个非常 电信应用上常见的功能。 对提高数据速率的发展要求 更多和更sofisticated实现。 在本文中，我们提出了一个方法来实现 管道结构为基础的CRC功能 多项式除法。它非常有效地改善 高速性能，允许从1 Gb / s的数据传输速率 4千兆位/秒，基于FPGA implementions根据 并行化水平（8至32位）。- The CRC error detection is a very common functio
MIPSCPU_MultiCircle
- 流水线的一个循环源码设计，基于mips流水线的设计-Pipeline a loop source design, based on the design of the mips pipeline
PIPELINE
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
flowmeter-pipeline-system
- 基于电磁流量计的管道流量检测系统，很不错适用的一个完整的程序。-Based on the the electromagnetic flowmeter pipeline flow detection system, very good applies to a complete program.
Linux-A-named-pipe-experiment
- 在Linux环境下用C语言编程，编程的主要内容是：命名管道的实验。包括：研究mkfifo命令，在当前目录下创建一个myfifo的命名管道 用mkfifo（）函数实现相同的功能 编写一个服务器程序server.c，实现从管道myfifo中读取内容，并在终端中显示出来。打开一个命令行终端，运行server，然后打开另一个命令行终端，使用“cp 文件1 myfifo”命令把文件1的内容输出到myfifo，测试server.c的功能 编写客户机程序，实现把指定文件输出到myfifo的功能，从
booth-16_16-multiplier
- 由verilog编写的利用booth编码的16*16有符号乘法器的代码，没有pipeline-a 16*16 multiplier with booth coding by verilog
PipeLine-GCD-DSP
- 流水线结构的最大公约数处理器，处理的数据为32bit,采用64级流水线实现。-A pipeline sturcture GCD DAC, data width is 32bit.
PipelineCPU
- 1. understand how to improve CPU performance 2. master the working principle of pipelined MIPS microprocessor. 3. understand the concept of data adventure, control risk and the solution of pipeline conflict. 4. mastering the testing method of pipe
pipelines
- 将组合逻辑系统地分割，并在各个部分之间插入寄存器，并暂存中间数据的方法。 将一个大操作分解成若干的小操作，每一步小操作的时间较小，所以能提高频率，各小操作能并行执行，所以能提高数据吞吐率。(A method to divide the combined logical system into a register and temporarily store the intermediate data between the parts. A large operation is decomp