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sell-machine
- verilog sell machine 通过robei和vivado设计的建议xilinx测试程序，有助于学习vivado和fpga-verilog vivado xilinx
zybo_zynq_audio
- Zybo xc7z010 uation board,ssm6203音频编码器，PC端给音频输入，HPH输出口输出过滤噪音的音频，软件：xilinx vivado, vivado HLS, SDK-Zybo xc7z010 uation board, ssm6203 audio encoder, PC end to the audio input, HPH output port noise filter audio software: xilinx vivado, vivado HLS, SD
hdl-master
- ADI ad9361 vivado 下源代码-ADI ad9361 vivado source code
adder8
- 8位加法器源代码，vivado实现编写。-8 adder Source, vivado achieve write.
ug871_vivad_HLS_tutorial
- Xilinx Vivado HLS 高层次综合工具的软件使用说明-Vivado HLS Xilinx high level integrated tool for the use of software instructions
21ic_VIVADO-verilog
- vivado 下的可逆计数器项目，使用VERILOG语言编写，基于FPGA -vivado 下的可逆计数器项目，使用VERILOG语言编写，基于FPGA v
CLK_DIV_IP_packager
- Vivado IP packager的实例。Vivado版本2014.2，使用Verilog语言对一个分频程序打包。-Examples of Vivado IP packager. Vivado version 2014.2, using the Verilog language for a division of the program package.
square_wave
- 利用Vivado的高层次综合实现了一个可调方波的HDL描述-use the Vivado to realize a square wave with adjustable period
delay_add
- 利用Vivado高层次综合实现的用HDL语言描述的时序的delay函数-realize a delay function, which is described by the Verilog, by Vivado
xilinx_license_2015
- Vivado Design Suite v2015.4版本license-the license of Vivado Design Suite v2015.4
vga_test
- 分辨率可调的vga源码，用vivado的平台，完整的工程-Adjustable VGA resolution source code, using vivado platform, a complete project
basys3_timing
- 基于Basys3的数字钟实例，主要用于Basys3、vivado开发环境入门。源码使用VerilogHDL-Based on digital clock instance Basys3, mainly for Basys3, vivado development environment started. Use Code VerilogHDL
vivado_2014-4_2015-2_64bit
- vivado 2014.4-2015.2 64bit的全部license-vivado 2014.4-2015.2 64bit license
NoSocAdau1761_zyz
- 在Zedboard上测试Adau1761录放音 郑郁正 1. 这个项目来自网上：Zedboard_d base_project。 2. 项目不是vivado工程，而是ise工程。 3. 项目的功能是将PC机播放的声音从Zedboard的Line In声音口输入，从耳机口输出。 4. 不支持话筒输入，也就是Micphone不起作用。 5. 不支持LineOut喇叭口输出。 6. 输出音量可以通过sw0、sw1选择，组合支持四级音量。 测试上工程时，要制作
I2C
- I2C接口FPGA程序,在VIVADO平台实现，已在硬件验证-The I2C interface FPGA program, implementation, the VIVADO platform was validated in the hardware
display
- vivado 7-BCD 数字显示代码。可显示4位十进制数字。输入二进制位数可自行修改。-vivado 7-BCD Digital display code。It can display four decimal digits. Enter the number of bits to modify.
Privite_rom_32_20160519
- xilinxＦＰＧＡROM32*1原语的使用，vivado工程，含有仿真测试文件Testbench,添加地址寄存器，能够按址寻找你所存储的数据，仿真一目了然，对初学者甚好,verilog语言实现该功能。-xilinxFPGAROM32* 1 primitive use, vivado engineering, simulation test file containing Testbench, add an address register, Anzhi can find the data yo
sequence_detector
- verilog之序列检测，vivado工程，使用状态机的方式检测任意长度的数据顺序，提供四个检测工程，并全部带有Testbench,保证你能方便的学会序列检测这个知识点。-Data in a sequential manner to detect any length of sequence detection verilog, vivado engineering, using a state machine provides four detection project, and all w
PingPang_buffer_20160526
- 源码仿真 乒乓 缓存，实现数据流的传输，含有仿真测试文件，vivado工程。-Source simulation ping-pong cache data stream transmission, the file containing the simulation test, vivado project.
LED
- 基于VHDL语言，利用Vivado开发的16位跑马灯-A 16-running-lights program based VHDL which is developed by vivado