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signal_cpu_sort
- Use the verilog language write a MIPS CPU code, and have additional instruction, for example: selection sort instruction. The code has contain combination circuit and sequenial circuit. CPU have contain ALU, ADD, ALU_CONTROL, DATA_MEMORY, INST_ME
mips_creative
- 一个完整的MIPS CPU，创新设计，浙江大学某学生作品，有完整的说明文档、仿真文件和测试文件，可以直接综合和仿真。-a complete MIPS CPU, innovative design, a student of Zhejiang University works with complete documentation, simulation and test documents, and can be directly integrated simulation.
or2000
- 这是一个MIPS架构的开发的CPU软核OR2000，比OR1200更高的版本，里面还有SOC程序，多次MPW流片成功
mips3
- modelsim+dc开发的4级流水线结构的MIPS CPU，完成基本的逻辑运算和跳转。测试程序为希尔排序，结果正确。
MIPStest00
- 簡易MIPS CPU程式碼 此CPU包含 shift add sub and or stl beq lw sw 等功能
nandprog
- 君正MIPS CPU通用的boot loader源码，USB接口，学习nand flash编程和MIPS cpu 原理的好资料！通过nandprog将程序下载到君正的板子nand flash 里。-Jun MIPS CPU is a common source boot loader, USB interface, the learning nand flash programming and MIPS cpu principles of good information! By nandpro
mipscpudesign
- cpu设计实例mips。MIPSI指令集32位CPU （1）MiniCore设计实例全32位操作，32个32位通用寄存器，所有指令和地址全为32位 （2）静态流水线（3～5级） （3）Forwarding技术 （4）片内L1 Cache，指令、数据各4KByte，硬件初始化 （5）没有TLB，但系统控制协处理器（CP0）具有除页面映射外的全部功能 -cpu design example mips. MIPSI instruction set 32-bit CPU (1)
FPGA_design_of_a_pipelined_CPU
- 基于FPGA流水线CPU控制器的设计与实现：在FPGA上设计并实现了一种具有MIPS风格的CPU硬布线控制器。-FPGA design of a pipelined CPU：a hard-wiring CPU controller with a MIPS-style is designed in FPGA.
TMS320LF2407A
- ti公司的TMS320x240xA系列芯片的使用方法，很全面的，但是是纯英文版的，有识之士拾之 -The TMS320LF240xA and TMS320LC240xA devices, new members of the TMS320C24x generation of digital signal processor (DSP) controllers, are part of the TMS320C2000 platform of fixed-po
pipeline
- 用Quartus II 设计的3级流水CPU，指令采用二次重叠执行方式-Quartus II design with three-stage pipeline CPU, instruction execution overlaps with the second time
mips-iv
- MIPS 指令集，比see mips 更适合用作手册使用-This appendix describes the instruction set architecture (ISA) for the central processing unit (CPU) in the MIPS IV architecture. The CPU architecture defines the non-privileged instructions that execute in user mode.
JZ_db_47xx
- 君正最新CPU用户手册，MIPS平台，集合了USB，I2C，UART，LCD，SDRAM等众多接口-Jun is the latest CPU User' s Manual, MIPS platform, a collection of USB, I2C, UART, LCD, SDRAM, and many other interfaces
mips3
- Modelsim+DC开发的4级流水线结构的MIPS CPU-mips 4level cpu
EJTAGSpec
- spec for ejtag, which is used to debug mips cpu-ejtag spec, which is used to debug mips cpu
PipelineCPU
- 这是我们设计的一个MIPS流水线CPU，基于Verilog HDL语言实现。它与传统的MIPS流水线CPU不同点在于，5个流水段各自维护一个变量(SelType)表明当前正在执行的指令类型，这样处理数据冒险、loaduse冒险或者跳转冒险时候每个段都能知道其他段正在处理的语句，从而方便我们的处理。-This is a MIPS pipelined CPU based on Verilog HDL language to achieve. It the the MIPS pipelined CPU
MIPS-and-CPU-design-and-simulation
- 兼容MIPS指令集的CPU设计与仿真 处理器架构为多周期，指令用32为字长（取指占一个周期），4k的存储器（指令存储器和数据存储器分开），IO与存储器统一编制，能支持20条指令以上-MIPS instruction set compatible CPU design and simulation
fs2_ex
- 用于mips系统开发，能够进行调试，开发，跟踪。开发mips系统的启动。-for mips cpu development
multi-CPU
- 多时钟CPU设计，spartan 3e板上试验通过，支持部分mips指令，内含示例mips代码及二进制文件-Multiple CPU clock design, spartan 3e board test passed, support some mips instruction, containing sample code and binary files mips
lu
- 16位MIPS指令集，VHDL实现，非常简单，非常粗暴(library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all;)
PipelineCPU
- 1. understand how to improve CPU performance 2. master the working principle of pipelined MIPS microprocessor. 3. understand the concept of data adventure, control risk and the solution of pipeline conflict. 4. mastering the testing method of pipe