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DS1631Control
- 一个完整的通过IIC总线控制Dallas公司的温度传感芯片DS1631采集温度数据的Verilog代码
aqusition
- 此程序用于视频采集过程中CPLD对时序的转换与组合代码，每两行采集一行，两列采集一列，减小数据量，同时能保证采集完整的一幅图像（输出OUT用于DSP或者单片机中断）
6713emiftofpgatopci
- 6713emiftofpgatopci,这个是完整的一套从6713的emif到fpga的双口ram，然后主机通过9054到双口ram，交换数据完成
USB_FPGA_FOR_SRAM-control
- 此程序完成PC上位机通过USB与板上SRAM进行的数据传输交换，有CY7C68013A的SALVE_FIFO的完整固件及FPGA的SRAM驱动程序，并已调通可用了。-This process is complete PC via USB and PC-board SRAM for data transfer exchange, complete with CY7C68013A of SALVE_FIFO of SRAM FPGA firmware and drivers, and has bee
Multi11Mulply
- 本程序是11位带符号位的乘法器，其中最高位为符号位(sign)，中间7位是指数部分(Exponent)，最后3位是尾数(Matissa)。表示数据的范围是-2^-63-----+2^64.该工程文件有完整的程序，以及波形,验证正确。-This procedure is the unsigned 11-bit multiplier, one of the highest for the sign bit (sign), are between 7 part Index (Exponent), th
verilog
- Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间
DataAcquisitionCard
- usb2.0的高速数据采集卡ISE工程包，包括了完整的设计-usb2.0 high-speed data acquisition card ISE project package, including a complete design
FPGA
- FPGA应用开发入门与典型实例 代码 FPGA（现场可编程逻辑器件）以其体积小、功耗低、稳定性高等优点被广泛应用于各类电子产品的设计中。本书全面讲解了FPGA系统设计的背景知识、硬件电路设计，硬件描述语言Verilog HDL的基本语法和常用语句，FPGA的开发工具软件的使用，基于FPGA的软核嵌入式系统，FPGA设计的基本原则、技巧、IP核， FPGA在接口设计领域的典型应用，FPGA＋DSP的系统设计与调试，以及数字变焦系统和PCI数据采集系统这两个完整的系统设计案例。 -FPGA
sipo8
- 串入并出源代码，可进行8位数据的串/并转换。其中包括QUARTUS2的完整工程，有正确的仿真波形供参考。-In series and the source code, can be 8-bit data series/parallel conversion. Including QUARTUS2 complete project,and the correct simulation waveform for reference.
piso8
- 并/串转换的VHDL源代码，其中包括完整的QUARTUS2工程，还有正确的仿真波形。串行，并行数据 -Serial/parallel conversion ，VHDL source code, including complete QUARTUS2 project, and the correct simulation waveform file.
daima
- 寄存器组 1. 实验目的 (1)了解通用寄存器组的用途及对CPU的重要性。 (2)掌握通用寄存器组的设计方法。 2. 实验要求 设计一个通用寄存器组，满足以下要求： (1)通用寄存器组中有4个16位的寄存器。 (2)当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。 (3)通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。 (4)通用寄存器组中有两个读出端口，由控制信IDC控制，
URISC
- 一个完整的带I/O和RAM，ROM的URISC,可以完成A+B/2的运算。实际上，通过对ROM的手工编程，可以实现8为数据的加减乘除，已经更加复杂的运算。-An ultimate URISC With I/Os, a RAM, a ROM,which can complete A+ B/2 calculations. In fact, through the ROM of the manual programming, it can do more calculations,such as A+
singlecpu
- 模拟单时钟CPU，可实现add,sub,and,or,nor等多条指令。包括CPU调度、加法器、PC计数器完整的数据通道。-Analog single-clock CPU, can achieve the add, sub, and, or, nor so many instructions. Including CPU scheduling, adder, PC counter complete data channel.
adda
- 这是一个设计良好用来采集数据的adda verilog 程序，部件完整，他可以设定 同步异步时序 可以设定 采集速度 等诸多参数-This is an adda verilog data collection procedures, components is complete
exp_micro_s
- 自己在QuartusII9.1及Modelsim新版本中完成的microsequencer实例的工程文件。 1.echo uart,接收rx_data,再回复！ 2.运行时请注意完整路径： D:\EXP\EXP_SOPCbuilder\exp_micro_s 3.UART数据输入问题？ 3.1 MODELSIM中w完信号后，run/restart一次。 3.2 设置clock=20ns。 3.3 命令行中输入uart_drive调出uart_
PCIE_V5
- PCIE_V5是一个完整的VC工程，用于xilinx Virtex5 FPGA的PCIe板卡下DMA数据读取，只能在Win xp下运行，板卡的驱动程序需要安装WinDriver-PCIE_V5 is a VC++ project, which is used to ingress massive data from PCIe board based on Virtex5 FPGA through DMA interface. Install Windriver to offer the boar
DDR2_test_Virtex5
- 针对于Virtex5 FPGA的DDR2读写测试的完整工程，2颗DDR2芯片的数据总线并接为32位，时钟200MHz-A full project for DDR2 test in Virtex5 FPGA board, with 32 bit data bus and 200MHz clock
buffer
- 一个串行接收，并行发送的缓存器，其数据存储使用双端口SRAM（一读一写）实现，SRAM大小为深64、宽32位（64字×32位，使用提供的双端口SRAM见目录rf2shd4）。缓存器按一位串行输入接收数据，缓存器位置全满后不再接收串行数据输入；并根据读数请求，按接收数据的顺序，将接收完整的32位数据发送出去，并标记该缓存器位置为空，又可以放置新的串行输入数据。 设计了同步和异步两种串行发送方法。-Receive a serial, parallel send buffer, the data
BMD
- 完整的verilog编写的pcie实例，通过DMA方式实现高速数据收发，对pcie作者有很好的借鉴价值。-Complete verilog prepared the pcie instance, to send and receive high-speed data via DMA mode the pcie of the reference value.
series_rxd_timing
- 接收异步串口数据，将数据写到接收fifo中，可设置超时来接收多字节数据，当设置超时时间内未出现数据，ready信号有效，表示接收完整数据包，可从fifo中读取数据。-Receive asynchronous serial data, the data is written to the receiving fifo, you can set the timeout to receive multi-byte data, set the timeout period when the data d