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second&clk
- 开发系统上采用的时钟信号的频率是20MHz，可分别设计计数器对其计数，包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出，这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值，还应包含设定计数初值的电路
VERILOGCOMP
- 设计一个字节（8 位）比较器。 要求：比较两个字节的大小，如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试 。 -design a byte (8) for comparison. Requirements : To compare the size of two bytes, as a greater than [7:0] b [7:0] output margin. Otherwise, low-level output, re
LEDhanzigundong_VHDL
- 本文主要讨论了使用EDA工具设计汉字滚动显示器的技术问题。文中首先描述了基于现场可编程门阵列（FPGA）的硬件电路；然后研究了在8×8LED发光二极管点阵上显示滚动汉字的原理，并给出了基于ALTERA的参数化模型库LPM描述其功能的VHDL语言程序设计；最后对使用EDA工具软件加工被显示数据文件的方法进行了讨论。
70V631_VHDL_Model.zip
- 针对IDT公司71v631的fpga设计，VHDL语言模型。
FPGA_DE2_MUSIC
- 基于FPGA的乐曲硬件演奏模块设计，利用硬件描述语言设计符合技术指标的乐曲硬件发生模块，建立实验模型，通过电路仿真和下载硬件测试，在DE2 EDA实验平台上验证其功能-FPGA-based music performance modular design of hardware, using hardware descr iption language designed to meet specifications of the piece of hardware modules occurs,
micron_sdram_simulation_model
- micron各种规格的SDRAM的仿真模型及详细设计资料，基于verilog语言。-micron variety of SDRAM simulation model and detailed design information, based on the verilog language.
ddrsdram_verilog
- 内附doc是DDR SDRAM 参考设计文档；model包含SDRAM Verilog的模型；simulation包含verilog测试平台、modelsim工程文、设计库函数；source包含verilog源文件；synthesis包含工程的综合文件 。-Enclosing the doc is a DDR SDRAM reference design documentation model contains SDRAM Verilog model simulation with veri
BP062-BU-01000-r0p0-00rel0[1][1].tar
- AXI协议检查器，由ARM公司开发对于想开发AXI master和slave模型的ASIC设计人员非常有用！-AXI protocol checker, developed by ARM to develop for the AXI master and slave model is very useful ASIC designers!
verilog
- Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间
Ipcoredesign
- 微电子/软硬IP核设计：IP核脚本指南，模型开发指南-Microelectronics/soft and hard IP core design: IP core scr ipting Guide, Model Development Guide
DDRSDRAM_VHDL
- 内附doc是DDR SDRAM 参考设计文档；model包含SDRAM VHDL的模型；simulation包含VHDL测试平台、modelsim工程文、设计 库函数；source包含vhdl源文件；synthesis包含工程的综合文件。-Enclosing the doc is a DDR SDRAM reference design documentation model contains SDRAM VHDL model simulation with VHDL test benc
ram_latest
- VHDL实现CISC模型微处理器设计（含有rom和ram）本程序实现的是输入10个数，输出最小负数-VHDL model to achieve CISC microprocessor design (with rom and ram) to achieve this procedure is the number of input 10 and output the smallest negative
KID_ROM
- VHDL实现的只带rom的CISC模型微处理器设计 实现的是输入10个数，输出最小负数-VHDL implementation of the model with only rom the CISC microprocessor designs Realize that the number of input 10 and output the smallest negative
ASIC.and.FPGA.Verification.A.Guide.to.Component.Mo
- ASIC的FPGA模型设计，VHDL版 英文原版书籍-ASIC.and.FPGA.Verification.A.Guide.to.Component.Modeling.Morgan.Kaufmann
cpu16
- 16位cpu设计vhdl源码。主要实现risc机器模型-16-bit cpu design code
etd-0407109-183702-81-001[1]
- 文章介绍了YUV向RGB颜色空间转换的硬件电路实现算法.在高基乘法算法基础上,建立了参数化高基乘法算法模型,并给出了Verilog HDL描述 小数乘法的整数乘法近似和近似误差给予了详细的讨论.采用乘法单元复用的设计结果将在两个时钟周期内完成YUV向RGB的颜色空间转换.-This paper introduces the YUV to RGB color space conversion hardware algorithm. Matrix multiplication algorithm i
sdModel
- SD卡模型设计，可以实现FPGA与SD卡之间的通信。-SD model
Controllable-sine-signal-generator
- 通过MATLAB的SIMULINK模型设计，实现可控正弦信号发生器，并通过DSP BUILDER中的SIGNAL COMPILER转换成QuartusII工程，并实现硬件的下载。-Through the MATLAB SIMULINK model design, realization controllable sine SIGNAL generator, and through the DSP BUILDER of SIGNAL COMPILER converted into QuartusI
Ch7
- 《Verilog HDL数字系统设计及仿真》第七章可综合模型设计源代码-" Verilog HDL design and simulation of digital systems," Chapter VII of the source code can be integrated model design
ModelCPU
- 包含模型机设计的框架代码 可手动添加其他相关代码完成各种功能设计(The framework code that contains model machine design can be added manually)