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booth_mul
- 一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。-a 16 to be completed with symbols / unsigned multiplication of the number of binary multipliers. The multiplier used to impr
CPU
- 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数加、减、乘、除四种运算，支持与、或、异或、非4种逻辑运算，支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算，支持Load/Store操作，支持地址/立即
树式除法型开方器VERILOG实现
- 树式除法型开方器VERILOG实现,用于任意长度的无符号数的开方运算,Square root of the tree-type divider-type device to achieve VERILOG
alu
- 用VHDL实现8种运算的ALU，带鱼不带符号的加减乘除，与或异或和求反-Use VHDL to achieve the eight kinds of computing ALU, hairtail unsigned addition and subtraction, multiplication and division, with or XOR and seek anti-
lunwen
- 潘明海 刘英哲 于维双 (论文) 中文摘要： 本文讨论了一种可在FPGA上实现的FFT结构。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法，简化了部分积符号扩展，使用Wallace树结构和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计，并综合到FPGA中。从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行。在此基础上易于扩展为大点数FFT运算结构。 -Pan Mingha
TheDifferencebetweenVHDlandVerologHDL
- VHDL与Verolog HDL具体的不同，包括整体结构，数据对象及类型，运算符号，语句子结构，附加结构等-The Difference between VHDl and Verolog HDL
chengfa
- 采用改进的乘法算法，可进行有符号5位乘法运算，只需更改几个数字便可轻松扩展成更多位数乘法运算程序。-The improved multiplication algorithm, can be a sign five multiplication, just change a few numbers can be easily extended to more digits multiplication process.
LCD_KEY
- Verilog代码，由4*4扫描式键盘输入数字或运算符号，数码管上显示数字、同时LCD上显示数字或字符。-Verilog code scanning from 4* 4 keyboard input number or operator symbol, displayed on the digital numbers displayed on the LCD while numbers or characters.
signed_add
- verilog 中处理有符号数加减乘除运算的详细讨论和例子。 -Verilog signed arithmetic discussion and examples
verilog_calculator
- 一个Verilog写的简易计算器。能进行二进制加减乘除运算，操作数通过按键输入并用数码管显示。当按下运算符号键后，计算器进行两个数的运算，数码管将结果显示出来。-A simple calculator written in Verilog. Binary addition and subtraction to multiplication and division, operating a few keystrokes and use digital display. When the pres
chufaqi
- 介绍了一种使用可编程逻辑器件FPGA和VHDL语言实现32位除法器的设计方法。该除法器不仅可以实现有符号数运算,也可以实现无符号数的运算。-A programmable logic device FPGA and VHDL design of the 32 divider. The divider can be achieved not only symbolic arithmetic, unsigned op.
lms
- LMS自适应滤波器,verilog语言实现，能实现有符号数的运算-LMS filer
a-floating-point-adder
- 一个浮点加法器，verilog描述，数据格式：高14位为尾数，低四位位指数（带符号数运算）-A floating point adder Verilog descr iption
Multiplier16
- 本文设计了一种可以实现16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了补码一位乘（Booth算法), 简化了部分积的数目, 减少了某些加法运算,从而提高了运算速度。该乘法器利用Verilog代码实现，通过Modelsim软件对相应的波形进行仿真验证，并通过QuartusII软件对源码进行编译综合。-This paper designed a 16 signed/unsigned binary number multiplication of the multiplier can be a
Unsigned-MultiplicationBooth
- 基于booth算法的移位操作，对带符号数进行乘法运算。-Shifting operation based on the booth algorithm, and the number of unsigned multiplication.
multiplication
- 1.sign_multi文件夹中是有符号数的乘法运算，实现了4bit*4bit的数据运算。 2.unsign_multi文件夹中是无符号的4bit*4bit运算。 以上两个文件均通过Quartusii综合 另外每个文件夹中又包括sign_multi_modelsim和unsign_multi_modelsim文件夹，其中包含了用modelsim仿真的所有文件，已调试通过仿真。-1.sign_multi folder is the multiplication of the
divider_32bitdivby16bit
- verilog代码实现的32位除以16位无符号整数除法器，在别人8位除法器的基础上改进完成，32个时钟周期完成一次运算。-verilog code for 32-bit divided by 16-bit unsigned integer divider it s based on other guy s 8 bit divider verilog code. it need 32 clock cycles to complete an operation.
ALU
- 基于FPGA实现的简单ALU。ALU中主要包含有符号的加法、减法、乘法、左移、右移。ALU的顶层要控制运算和复位。-FPGA-based implementation of a simple ALU. ALU mainly contains symbols of addition, subtraction, multiplication, left, right. To control the operation of the ALU and reset the top.
chuli
- 四个模块，用来完成数字比较，移位，逻辑运算，符号数加法等功能-Four modules, for performing digital compare, shift, logical operations, additions and other functions symbols
jiafaqi
- 本实验中，我们将设计一个能进行加运算的8位（包括符号位）运算电路-In this experiment, we will design a can add operation 8 (including the sign bit) arithmetic circuit