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  1. This VHDL code pertains to the DCO model

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  2. code.doc C.1 DCO LEVEL 2 This VHDL code pertains to the DCO model descr iption in Section 6.5.5. The entity declaration of the level 2 DCO is between lines 18 and 39. The VHDL generics or elaboration-phase parameter constants are declared between
  3. 所属分类:VHDL编程

    • 发布日期:2012-09-11
    • 文件大小:66kb
    • 提供者:a1234567
  1. Moteur_test

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  2. Engine for a test memory CY7C1062AV-Engine for a test memory CY7C1062AV33
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.47kb
    • 提供者:guigui
  1. tb_Moteur_test

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  2. Test Bench for an engine code VHDL for CY7C1062AV-Test Bench for an engine code VHDL for CY7C1062AV33
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:817byte
    • 提供者:guigui
  1. 1DCT_VHDL

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  2. VHDL Behavioral Model for 1D DCT operation Algorithm : Calculates the 1D DCT coefficients. DCT Points range from 8 to 32. There is double buffering at the input, to allow continuous usage of DCT engine.-VHDL Behavioral Model for 1D DCT operation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:10.53kb
    • 提供者:NULL
  1. vme_sv

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  2. voice modulation engine, a DSP processor with test bench written in SystemVerilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:7.91kb
    • 提供者:jijo
  1. Oreilly.Programming.Google.App.Engine.Nov.2009.ra

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  2. E-book: Oreilly.Programming.Google.App.Engine.Nov.2009
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:3.01mb
    • 提供者:hank8617
  1. can_latest[1].tar

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  2. CAN,全称“Controller Area Network”,即控制器局域网,是国际上应用最广泛的现场总线之一。最初,CAN被设计作为汽车环境中的微控制器通讯,在车载各电子控制装置ECU之间交换信息,形成汽车电子控制网络。比如:发动机管理系统、变速箱控制器、仪表装备、电子主干系统中,均嵌入CAN控制装置。 -CAN, full name of the " Controller Area Network" , the Controller Area Network, is int
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.1mb
    • 提供者:zhaohaiting
  1. top_interface

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  2. top integrated block for 2d graphics engine
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.19kb
    • 提供者:ashu
  1. sms4_enc_engine

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  2. SMS4算法加密引擎,Verilog语言-sms4 encryption engine, verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.04kb
    • 提供者:Scott
  1. usb1_funct_latest.tar

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  2. USB 1.1 slave/device IP core. Default configuration is 6 endpoints: 1 Control, 1 Isochronous IN, 1, Isochronous Out, 1 Bulk IN, 1 Bulk Out, 1 Interrupt IN. Includes control engine, providing full enumeration process in hardware - no external mi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:57.77kb
    • 提供者:Andrey
  1. JTAG-Engine

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  2. A source code for JTAG access.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7.44kb
    • 提供者:caicaizuo
  1. LineEngine_tpf4

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  2. Designing a Line Engine for CPU in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-08
    • 文件大小:5.84kb
    • 提供者:Mike R
  1. UltraSensor-Vram-V8

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  2. Verilog语言编写的FPGA程序,有串口收发引擎代码,AD初始化采集代码,键盘扫描代码-FPGA Verilog language program, a serial port transceiver engine code, AD initialization acquisition code, the keyboard scan codes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-15
    • 文件大小:2.27mb
    • 提供者:guowuye
  1. xapp859-rtl

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  2. 在Xilinx V5或者V6下的dma引擎-In Xilinx V5 or V6 engine under the dma
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:133.04kb
    • 提供者:tanghao
  1. pidviaVhdl

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  2. VHDL实现PID发动机转速控制,内置程序说明,一目了然-VHDL realize PID control engine speed, built-in program instructions at a glance
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.34kb
    • 提供者:焱斐然
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