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LMX2531_PLL_module
- 利用FPGA完成对锁相芯片LMX2531初始化，语言为VHDL.-this module solute the PLL chip LMX2531 event ,using FPGA with VHDL.
verilog_slides
- What is Verilog? ➥ Verilog HDL is a Hardware Descr iption Language (HDL) ➥ Verilog HDL allows describe designs at a high level of abstraction as well as the lower implementation levels ➥ Primary use of HDLs is the simulation
FPGArealiztionofdigitalsignalprocessing
- 数字信号处理FPGA实现 实用程序和文件,有sine.exe ---输入宽度。输出对应的正弦波表 mif文件 csd.exe --- 寻找整数和分数的标准有符号数字量（canonical signed digit ，CSD）表达式程序 fpinv.exe --- 倒数计算浮点数表的程序 dagen.exe ---分布式算法文件生成HDL" onclick="tagshow(event)" class="t_tag">VHD
SystemVerilogEventRegionsRaceAvoidanceGuidelines.r
- The IEEE1800 SystemVerilog Standard includes new event regions primarily added to reduce race conditions between verification code and SystemVerilog designs. The new regions also facilitate race-free Assertion Based Verification (ABV). This pap
dff
- 用VHDL语言编写的带进位、置位、复位的D触发器，异步清零D触发器，同步清零D触发器-library ieee use ieee.std_logic_1164.all use ieee.std_logic_unsigned.all entity exp7_10 is port( clk: in std_logic d: in std_logic clr: in std_logic en,s:in std_logic q: o
2
- 使用变量的状态机 library ieee use ieee.std_logic_1164.all ENTITY fsm2 IS PORT(clock,x : IN BIT z : OUT BIT) END fsm2 ------------------------------------------------- ARCHITECTURE using_wait OF fsm2 IS TYPE state_type IS (s0,s1,
trafficlight
- 该数字系统完成对十字路*通信号灯的控制，十字路口由一条东西方向的主干道(简称A道)和南北方向的支干道(简称B道)构成。 十字路*通灯控制规则为： (1) 初始状态为4 个方向的红灯全亮，时间1s。 (2) 东西方向绿灯亮，南北方向红灯亮。东西方向通车，时间30s。 (3) 东西方向黄灯亮，南北方向红灯亮，时间5s。 (4) 东西方向红灯亮，南北方向绿灯亮。南北方向通车，时间20s。 (5) 东西方向红灯亮，南，北方向黄灯亮，时间5s。 (6) 返回(2)，继续运行。
two-of-the-state-machine-written
- 文档中主要介绍状态机的两种写法--竖着写(在状态中判断事件)和横着写(在事件中判断状态)。-The document introduces two of the state machine written- bristling write (write (in the incident to determine the state judge in the state in the event) and sideways).
wishbone
- Wishbone规范具有如下特点:简单、紧凑，需要很少的逻辑门 完整的普通数据据传输总线协议，包括单个读写、快传输、读一修改一写周期、事件周期 数据总线宽度可以是8-64位 支持大端(big-endian)和小端(litle-endian)，接口自动完成两者之间的转换。支持存储器映射、FIFO存储器、交叉互联 握手协议，允许速率控制 可以达到每个时钟周期进行一次数据传输 支持普通周期结束、重试结束、错误结束等总线周期形式 支持用户自定义的标志:采用MASTER/SLAVE体系结构 支持多点进程(
wdog_sp805
- 看门狗模块是一个AMBA从属模块连接到高级 外设总线（APB）。看门狗模块包括一个32位的递减计数器用 可编程超时间隔具有产生中断和能力 对超时复位信号。它的目的是要使用到复位应用于在一个系统 事件的软件故障。-The Watchdog module is an AMBA slave module and connects to the Advanced Peripheral Bus (APB). The Watchdog module consists of a 32-b