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CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
DFNL
- On-chip synchronization is achieved by connecting the CLKFB input to a point on the global clock network driven by a BUFG, a global clock buffer. The BUFG connected to the CLKFB input of the DCM must be sourced from either the CLK0 or CLK2X out
CHICAGO5Manual
- 高科技的发展使芯片设计不再是半导体工业的领域，现场可编程逻辑阵列（FPGA）的出现使通过软件来快速实现芯片设计成为可能。本系统是广泛面向全球的工程技术人员和大专院校学生，使您能够在最短的时间内掌握FPGA的应用与VHDL/AHDL/Verilog HDL这一电子逻辑设计利器，迅速的加入高级电子设计人才行列。-The development of high-tech chip design is no longer the field of semiconductor industry, fiel
liuy
- 一个精确时钟的v-log程序，只用一个全局时钟，增加了精确度-An accurate clock in the v-log program, only one global clock, increased accuracy
conformPulse
- 本程序实现了对两相混合式电机提供4路驱动信号，相位相差90，180，另外也提供了拨码开关控制的频率输出选择，输出频率最大是5M,外部全局时钟是10M，采用的芯片是epm7128slc-84-15, 管脚分配可以参考管脚分配文件，对应驱动电机信号是两相双极性A+,A-,B+,B-. 编译环境是quartusII 8.0,这段代码可用来调试步进电机双桥驱动电路，也可用当信号发生器使用。-The program realization of two-phase hybrid motor provide
digicnt
- 带全局复位的1小时倒数计时器。显示在4个7段译码管上，使用48MHz晶振驱动。-1 hour with the global reset countdown timer. 4 7-segment display decoder in the pipe, using 48MHz crystal driver.
LEDIC
- 全球LEDIC驱动规格书大全,很齐全的。-Daquan global LEDIC drive specifications
globle-clk
- 这是fpga中全局时钟的一些东西，希望对朋友们有所帮助-This is a global clock in fpga something, want to help friends
Xilinx_ISE_PPT(whole)
- Xilinx_ISE_大学计划使用教程PPT(全) Xilinx_ISE_大学计划使用教程PPT_1包括：Xilinx公司产品概述，Xilinx公司软件平台介绍，Xilinx公司ISE10.1软件 设计流程介绍，PicoBlaze的8位微控制器概述，PicoBlaze的简单处理解决方案，PicoBlaze的一个实例，PicoBlaze指令集详解； Xilinx_ISE_大学计划使用教程PPT_2包括： PicoBlaze指令集详解，KCPSM3 汇编器，KCPSM3编程语法，KCPS
stop_watch
- 秒表设计,设计一个秒表计时器，具有全局清零信号和计数使能信号。-Stopwatch design, design a stopwatch timer, has a global reset signal and the count enable signal.
clk_gen
- 符合EPC C1G2协议的 数字基带 全局同步时钟产生模块源代码-The agreement with EPC C1G2 digital baseband global synchronous clock produces module source code
xilinx-timing-constrains
- ISE时序约束笔记——Global Timing Constraints，这个文档中详细介绍了如何使用ISE中约束工具和原理，对fpga水平提高有很大帮助-In this file , global timing constraints is introduced very clearly. It can really helps
FPGA-Train
- FPGA基础培训，包括： FPGA基本架构 Xilinx工具流程 实验1：Xilinx工具流程演示 实验2：架构向导和PACE 实验3：全局时序约束 实验4：合成技术 实验5：CORE Generator系统 实验6：利用ChipScope-PRO-Basic FPGA Architecture Xilinx Tool Flow Lab 1: Xilinx Tool Flow Demo Architecture Wizard and PACE L
FirstData_ISO8583_Global_TA_10222010_Version2010-
- FirstData Global TA 8513 Data
LFSR_FIFO_GasP
- • LFSR uses global clock > Every stage contains valid data > Data moves in lock-step > Bit sequencing and synchronization implicitly enforced • Async implementation requires explicit control > Not every stage contains
EGPWS
- INTEGRATION OF EMERGENCY LOCATOR TRANSMITTER (ELT) OF AIRCRAFT WITH THE GLOBAL POSITIONING SYSTEM (GPS)RECEIVER - A VLSI DESIGN APPROACH
mspi
- 通过SPI接口给一段位宽16位长度为8的配置寄存器进行赋值。这些配置寄存器均要求可读可写。并编写激励进行测试，先写后读，验证功能正确性。SPI接口电路的具体要求如下： （1）输入信号为全局复位信号reset，片选信号cs，串行输入时钟信号sclk，串行数据输入信号sdi和串行数据输出信号sdo。 （2）每个传输周期进行一次16位的数据传输。每个传输周期内共传输24比特的数据，其中最开始的两个比特为10时表示读操作，最开始的两个比特为11时表示写操作，接着6个比特表示地址信息，再接下来
Demultiplexing-200-MHz-Data-Streams
- Modern serial data protocols (e.g., FireWire, SONET, ATM, T4) sometimes require clocks that are faster than maximum FPGA global clock speeds. To solve this problem, the incoming clock (200 MHz in the example below) can be used to demultiple
5_Gray_Mean_Filter
- 均值滤波是典型的线性滤波算法，（Verilog HDL）设计所需的模块有： （1）带PLL的全局时钟管理模块 system_ctrl_pll.v （2）OV7725 COMS Sensor的初始化模块 i2c_timing_ctrl、I2C_OV7725_RGB565_Conofig （3）OV7725 COMS Sensor的视频信号采集模块COMS_Capture_RGB565 （4）SDRAM数据交互控制器Sdram_Control_2Port （5）VGA时序
UART
- 用Verilog实现的全局异步接收发送机，在quartus平台测试成功。(Use Verilog implementation of global asynchronous receive transmitter in quartus platform test successfully)