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implementation-of-srrc-filter
- 这是基于国标DMB_TH中发端升余弦滚降滤波器中FPGA实现,包括滤波器的理论,DA算法和多相分布算法-This is based on GB DMB_TH the originator Raised Cosine Filter in FPGA, including the filter theory, DA algorithm and multi-phase distribution algorithm
Lattice_FPGA
- 该使用指南适用于初次使用ispLEVER 软件或者不常使用该软件的工程设计人员,它可以帮助你去了解 不同的处理过程,使用各种工具,以及熟悉ispLEVER 产生的各种报告。在进行下一步时,可以准备一 个设计,以此去了解设计的仿真,功耗的计算,静态时序分析,以及以时序驱动的布局和布线,检查由 软件输出的报告等。以此设计为例,你可以练习约束设计的输入,输出信号以及这些信号管脚的分配去 满足系统要求。也可以修改约束条件,达到最佳地利用LatticeEC 的结构和资源,同时实现高性能。该
BCD
- 编译完成并分配了管脚后,利用EDA6000启动电路,利用两个四位拨码开关实现两个BCD码的输入,通过数码管显示的结果表明电路设计结果符合预期,能正确的完成BCD码的加法。-Compilation and distribution of the pin, the use of EDA6000 start circuit, using two four DIP switches to achieve two BCD code input, through the digital display of
xilinxxapp623decouplingcaps
- Xilinx - Power Distribution System (PDS) Design: Using Bypass/Decoupling Capacitors
IEEE802_3ba_100Gb
- 100Gb_以太网PCS层多通道分发机制的研究.nh-100Gb_ omitted _ Ethernet PCS layer of the multi-channel distribution system research. Nh
The-FPGA-high-speed-data-acquisition
- 摘要:介绍了现场可编程门阵列FPGA(Field Programmable Gate Array)器件XCS30的主要特点、技 术参数、内部结构和工作原理,I}述了其在电力系统高速数据采集系统中的应用实例。电力数据采 集装置—馈线终端单元(FTU)需要监测多条线路的电压和电流,实时性要求高,充分利用FPGA 的并行处理能力,对输入信号实行同时采样、分时进行A/D转换,通过在FPGA片上构建的DRAM 进行数据的快速传输。FPGA在系统中承担了较多的实时任务,使DSP芯片TMS32
qaa
- 任意小数分频器,可以实现小数分配,非常好用,verilog编写-Any decimal prescaler, can realize the decimal distribution, is very nice verilog writing
clock
- 时钟分配电路,输入为时钟信号CLK,输出为信号F0~F5,这六个信 号中只允许有一个为高电平,F0、F2、F4的持续时间为2个CLK,F1、F3、F5的持续时间为4个CLK。 -A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a high level, F0, F2, F4 duration o
i2c_interface_v1
- 通过对IC2总线时序的分布,实现对IC2总线上的数据的接收和发射-IC2 through the distribution bus timing to achieve reception of data on the bus and IC2 emission
gwnseq
- verilog产生高斯白噪声,gwn_en信号产生使能,gdata是幅度服从高斯分布,功率谱密度为定值的高斯白噪声序列,共10位(现实中只能够做到带限,跟dac输出带宽有关,我的系统只能做到300kHz)-verilog Gaussian white noise, gwn_en signal enabled, gdata amplitude Gaussian distribution, power spectral density of white Gaussian noise sequence
5CSXFC6D6F31C8N_pin_location
- 友晶科技公司开发板SOC-KIT的FPGA芯片5CSXFC6D6F31C8N的管脚分布,使用与此开发板的使用者-Pin Terasic company SOC-KIT development board FPGA chip 5CSXFC6D6F31C8N distribution, and use this development board users
CIC_filter
- 抽取:(接收端) 中频信号IF 20M(采样率是50M) 下变频信号 MIX_O 1M(50M) 采用CIC滤波器进行降采样率。 插值:(发送端) 基带信号上变频到1M,采样率是2.5M,采用CIC滤波器进行升采样率处理。 注释:升采样率或者降采样率不会改变原始信号的中心频率,但是频谱分布会发生改变。-Extraction: (receiver) IF signal 20M (sampling rate is 50M) down-conversion signal M
yunpai_v70
- Using weighted model nodes in the network strength and weight are power law distribution, The IMC - PID is using the internal model control principle for PID parameters is calculated, DC-DC power single-part set-loop control.
AD9512_coe
- AD9512 提供多路输出时钟分配功能,输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性,能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristics, can greatly promote the cl
AD9512_ISE
- AD9512提供多路输出时钟分配功能,输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性,能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristics, can greatly promote the clo
Kisi Kisi -20171008
- It is a long established fact that a reader will be distracted by the readable content of a page when looking at its layout. The point of using Lorem Ipsum is that it has a more-or-less normal distribution of letters, as opposed to using 'Content her