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clk_gen_translate
- 本程序实现不同频率时钟的产生及其相互转化-this program different clock frequencies to the formation and transformation
pingpongjiegou
- VHDL编译,本程序是从USB GPIF口SRAM传输数据,且形成乒乓结构传输-VHDL compiler, the procedure is GPIF USB port SRAM transmission of data, Structure formation and transmission Table Tennis
rectangle
- 在屏幕上形成矩形的VHDL程序，感觉还可以。-Rectangle on the screen at the formation of the VHDL process can also be felt.
dds
- 采用 DDS技术 ,利用 FPGA 芯片来实现以 DDS模块为核心的正弦波形产生系统 的形成过程-Using DDS technology, the use of FPGA chips to achieve the core module DDS sine wave-shaped formation process of generating system
VHDL_fre_div
- 使用VHDL进行分频器设计 本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设 计，包括偶数分频、非50 占空比和50 占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过Synplify Pro或FPGA生产厂商的综合器进行综合，形成可使 用的电路，并在ModelSim上进行验证。-For crossover design using VHDL This paper describes the use of ex
DBF_multiroad_receiver_check_technology
- DBF技术是在原来模拟波束形成原理的基础上，引入数字信号处理方法之后建立的一门雷达新技术。数字波束形成就是用数字方式将由于传感器在空间位置不同引入的传播程差导致的相位差进行补偿，从而实现各路信号之间信号同相叠加，使得观测方向能量最大接收，形成特定方向上目标信号检测。-DBF technology is in the original analog beamforming based on principle, after the introduction of digital signal pr
can_latest[1].tar
- CAN，全称“Controller Area Network”，即控制器局域网，是国际上应用最广泛的现场总线之一。最初，CAN被设计作为汽车环境中的微控制器通讯，在车载各电子控制装置ECU之间交换信息，形成汽车电子控制网络。比如：发动机管理系统、变速箱控制器、仪表装备、电子主干系统中，均嵌入CAN控制装置。 -CAN, full name of the " Controller Area Network" , the Controller Area Network, is int
Three-phase-power
- 利用FPGA，产生三相SPWM波，与后继硬件电路配合，形成三相电源。高效，实用。-Using FPGA, produce three-phase SPWM wave, with subsequent hardware circuit with the formation of three-phase power. Efficient and practical.
ships-dataset
- Ship dataset image image for the sar ship formation-Ship dataset image image for the sar ship formation
PipelineSim
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PIPELINE
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PipelineCPU
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
fashenqi(shunxu)
- Verilog 这个程序是一个关于顺序形成的发生器，希望大家多多批评指正，可用之人能够用得到-Verilog This program is a sequential formation generator, and hope a lot of criticism and the person available to get
DDR2_Control
- 本文档以Siga-S16 Spartan 6的FPGA开发板为例，为大家介绍用MIG工具生成DDR2控制器，并用ChipScope调试DDR2读写的方法。 -This document in the FPGA development board Siga-S16 Spartan 6 as an example, to introduce the formation of DDR2 controller with the MIG tool, and use the debug method of