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ALU1
- ALU 指令格式(16位） op DR SR fun 0--3 4—7 8--11 12--15 指令类 OP码 指令 FUN 功能描述 控制 0000 NOP 0000 空指令 HLT 0001 停机 有条件跳转 0010 JZ 0000 Z=1，跳转 JC 0001 C=1，跳转 JNC 0010 C=0，跳转 JNZ 0100 Z=0，跳转 Jump 0101 无条件跳转 LOAD 001
aescore
- 基于FPGA的AES算法实现的VERILOG源代码，对于信息安全专业研究AES算法的硬件实现很有用-FPGA-based AES algorithm implementation VERILOG source code, for the information security professional research of the hardware implementation of AES algorithm is useful
ALU
- ALU 内附 ALU op code 对照表格-ALU control forms included ALU op code
shukongdianyayuan
- 本设计以AT89S52单片机为核心控制芯片，实现数控直流电源功能的方案。设计采用8位精度的DA转换器DAC0832、三端可调稳压器LM350和一个UA741运算放大器构成稳压源，实现了输出电压范围为0V～+9.9V，电压步进0.1V的数控稳压电源，最大纹波只有10mV，具有较高的精度与稳定性。-The design AT89S52 microcontroller as the core control chip, digital DC power supply features program.
Operational-Amplifier
- 运算放大器权威指南第3版，历经时间考验的模电电路设计的经典之作-Op amp Definitive Guide, 3rd edition, time-tested analog electrical circuit design classic
verilog_a_modeling
- verilog-a 建模，在Cadence 中建立一个二级运放的VerilogA行为级模型，并进行建立时间等等仿真，以及对S/H电路的建模和仿真。 -verilog-a model in Cadence to create a secondary op amp VerilogA behavioral model and the simulation set-up time, etc., as well as S/H circuit modeling and simulation.
chufaqi
- 介绍了一种使用可编程逻辑器件FPGA和VHDL语言实现32位除法器的设计方法。该除法器不仅可以实现有符号数运算,也可以实现无符号数的运算。-A programmable logic device FPGA and VHDL design of the 32 divider. The divider can be achieved not only symbolic arithmetic, unsigned op.
DAC
- 利用DAC0832产生的正斜率斜波接到运放的正输入端，可调电位器的输出电压接到运放的负输入端，运放输出端信号引到CPLD器件所对应的输入检测管脚。最后通过CPLD将被测电压显示到数码管上-DAC0832 to produce a positive slope ramp receiving the output voltage of the op amp positive input terminal of the adjustable potentiometer received negativ
verilog-code
- 都是verilog代码：多路选择器代码，储存器代码，时钟分频器代码，串并转换电路代码，香农扩展运算代码，ram代码。-MUX code and REGISTER code clock divider code string conversion circuit code, Shannon extended op code, the ram code.
simple-GBW-gauge
- 本程序为基于51单片机和cycloneIII FPGA与外围电路的运放GBW(单位增益带宽)测量程序。-This procedure is based on 51 single chip microcomputer and cycloneIII FPGA and peripheral circuit of the op-amp GBW (unit gain bandwidth) measurement procedures.
ao486-master
- 这是一个开源的486SX IP CORE对X86硬件感兴趣的可以参考一下，已经仿真通过了-is a op source 486 processor ip core ,study x86 cpu be refence is
Four-bit-signed-number-division
- 设计四位定点有符号整数除法器（op=ai÷bi），软件仿真通过后下载到FPGA板子进行验证 [具体要求] 1、 使用clock为输入时钟信号，其频率为50MHz 2、 使用拨码开关sw7~sw4为被除数ai，其中sw7为MSB(高位)，sw4为LSB(低位) 3、 使用拨码开关sw3~sw0为除数bi，其中sw3为MSB，sw0为LSB 4、 使用按钮btn<0>作为输入确定信号，在每次改变输入时按下按钮得到输出结果 5、 以LED7~4为所得商op，LED3
Op-Amp-Model(VHDL-AMS)
- 模拟信号模型-运算放大器模型Op Amp Model的VHDL-AMS程序-Analog signal model- op amp model Amp Model VHDL-AMS Op program
RRController
- Source Code for a Rom/And Ram controller and some sample Op-Codes.Written in components and assembled together.enjoy!