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kuaijintuiyinyueshizhong_VHDL
- 本程序为模拟可校时的时钟程序；clk--时钟信号,rst--清零信号,set_en--校时 使能信号,faster--快进信号,slower--快退信号,hour--小时校时,min--分钟校 时,（hh,hl,ml,mh,sh,sl）--时，分，秒显示信号。 校时的时候，秒清零。
SCHK
- 实验图1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例1是其VHDL描述。由实验图1所示，图中间是4位锁存器；rst是异步清信号，高电平有效；clk是锁存信号；-Figure 1 is a test with count enable, asynchronous reset and preset features include numerical parallel adder four counters, Example 1 is described in VHDL. By e
tut_embedded_programming_verilog_C_DE2
- This tutorial explains how to communicate with IO devices on the DE2 Board and how to deal with interrupts using C and the Altera Monitor Program. Two example programs are given that diplay the state of the toggle switches on the red LEDs. The ᤙ
65536
- （1） 计数器的输入为RST（复位），EN（使能），CLK（时钟），U_D（up_down加/减选择）；输出为COUT（进位/借位输出），CQ（3：1）（数值输出）； 范围65536。 -failed to translate
LCD
- 基于FPGA_EP2C8的lcd控制器，显示字符，初学者使用-module lcd_driver(clk,rst,LCD_DATA,RS,RW,EN) input clk,rst //rst is the signal of reset,active low(0). output RS,RW,EN //R
example3
- 加减法计数器： 本例程为加减法计数器，主要实现的加减法计数的功能。 有3个控制端口： 1、rst复位控制低电平有效； 2、en使能控制高电平有效 3、up加/减控制，高电平加法，低电平减法。-vhdl
RISC_CPU
- Verilog写的简单处理器QuartusII下可编译 //指令 操作码 源寄存器 目的寄存器 操作 // NOP 0000 xxxxx xxxxxx 空操作 //ADD 0001 src dest dest<=src+dest //SUB 0010 src dest dest<=dest-src //AND 0011 src dest dest<=src&&dest //NOT 0100 src dest dest<
ledflower
- 1.跑马灯设计 设计要求：控制8个LED进行花式显示，设计4种显示模式：S0，从左到右逐个点亮LED；S1，从右到左逐个点亮LED；S2，从两边到中间逐个点亮LED；S3，从中间到两边逐个点亮LED。4种模式循环切换，复位键(rst）控制系统的运行与停止- 1. runs the lantern to design <dnt> the </dnt> design requirements: Controls 8 LED to carry on the floral f
rstled
- 引入时钟复位信号后的LED,自己在Spartan-3e板上测试用的-rst LED
SRAM_controller_of_FPGA
- 视频处理源码，使用pdf格式输出，用的时候自解压，然后拷贝黏贴就行了。-`timescale 1ns/1ns module asyn_fifo(clk_wr,wr_en,clk_rd,rd_en,rst,din,full,empty,dout) input clk_wr,wr_en,clk_rd,rd_en,rst input[7:0] din output full,empty output[7:0] dout reg full_temp,empty_temp
code
- clk_sys为输入时钟，rst为复位信号，clk_out为输出分频时钟，div_num为分频数目。多少分频就把div_num赋多少值。-awet.etr.ert.ewtewjtr eqtr ert ert ewr erwrt ewrt ret5 asd er.
1
- 一个VHDL实现的测频计 LIBRARY ieee USE ieee.std_logic_1164.all USE ieee.std_logic_arith.all USE ieee.std_logic_unsigned.all ENTITY freq IS PORT( Fsignal : IN std_logic -- Rst : IN std_logic Gate : IN std_logic Ready : OUT std_lo
cnt10
- 设计带有异步复位、同步计数使能和可预置型的十进制计数器。 具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲 -Designed with
alu-10-10
- 16位运算器，包含+、-、与或非、移位等功能，内部指定a、b、cin，输入clk与rst，输出16位y与c\z标志位-16-bit arithmetic unit, including+,-, and or, shift and other functions, within the specified a, b, cin, input clk and rst, 16-bit output y and c \ z flag
uart-frame
- 原来的uart9010程序发送接收端顺序翻了，更正了错误，完成了协议帧的处理，注意 rst要接复位，来初始化输入格式55 f1 41 01020304 ee验证码是ee 程序中可改。-The original uart9010 program to send the order turned the receiver, correct the error, complete the protocol frame processing, attention rst to take res
taxi-fee
- ①根据出租车的档位和计时电路的协同工作计算费用； ②通过路程计价：起步价 5元 ，当MODE=0，低速档（每秒按汽车行驶10M，每百米加价0.1元）； MODE=1，高速档（每秒按汽车行驶30M计算，每百米加价0.2元） ③通过LCD显示：第一行：DISTANCE（路程） 第二行：MONEY（车费） ④复位功能：RST高电平有效实现复位； ⑤时钟分频：50MHZ的时钟分频为秒钟。 -① According to the taxi stalls and timing
PPMcoder
- PPM编码器 clk rst-ppmcoder clk rest lowest
01-NEC_1997_B
- 简易数字频率计（1997年B题）,本例程的rst(复位)键位于拨码开关的第1位(最右边),高电平有效。-Simple digital frequency meter Problem B (1997), the routine rst (reset) button is located in one of the DIP switch (far right), high effective.
02-NEC_1999_B
- 数字有效值电压表（1999年B题）,本例程的rst(复位)键位于拨码开关的第1位(最右边),高电平有效。-Digital rms voltmeter Problem B (1999), the routine rst (reset) button is located in one of the DIP switch (far right), active high.
dianzibiao
- 电子表的设计包括正常计时模块，LED显示模块，定时报警模块，校时模块，秒表模块-module clock(clk,rst,clock_en,second,minute,hour) input clk,rst,clock_en output[5:0]second,minute,hour reg[5:0]second,minute,hour