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XiaYuWen_8_RISC_CPU
- 夏宇闻8位RISC_CPU的完整代码+TESTBENCH（已调试） modelsim工程文件，包括书中所测试的三个程序和相关数据，绝对可用~所有信号名均遵从原书。在论坛中没有找到testbench的，只有一个mcu的代码，但很多和书中的是不一样的，自己改了下下~`````大家多多支持啊~`我觉得书中也还是有些不尽如人意的地方，如clk_gen.v中clk2,clk4是没有用的，assign clk1=~clk再用clk1的negedge clk1来触发各个module也是不太好的，会使时序恶
Chapter1-5
- 第一章到第五章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
Chapter-7
- 7.2 I2C Master Controller设计 7.3 I2C Master Controller Testbench设计-7.2 I2C Master Controller Design 7.3 I2C Master Controller Testbench Design
Chapter-8
- 8.2 CAN Protocol Controller模块设计 8.3 CAN Protocol Controller Testbench设计 -8.2 CAN Protocol Controller Module Design 8.3 CAN Protocol Controller Testbench Design
Chapter-12
- 12.2 ATA主机控制器设计 12.3 ATA主机控制器Testbench设计 -12.2 ATA host controller design 12.3 ATA host controller Testbench Design
Chapter-13
- 13.2 RISC-CPU设计 13.3 RISC-CPU Testbench设计-13.2 RISC-CPU design 13.3 RISC-CPU Testbench Design
ethenete
- 基于verilog的三速以太网源程序，文件中包含源程序和测试程序。-tri_model ethernet source code based on vhdl languange, include source code and testbench in the file.
lab-assignment1
- 这个是计算机结构的实验内容,主要包括逻辑门的设计(例如:与门,或门,非门).此外还有testbench的设计代码.-This is a computer architecture in experiments, including the design of logic gates (for example: AND gates, OR gates, NAND gate). Addition testbench design code.
CMOS_proj2_RTL
- 用上位机UART控制一个十字路口的交通灯的.v文件。包括testbench在内，可用FPGA cycloneII DE270跑仿真。-traffic lights at a crossroads. V file controlled by PC UART. Including testbench , available FPGA cycloneII DE270 run the simulation.
fpga
- 有关FPGA的好多资料的综合汇总，包括夏宇闻-Verilog经典教程，Verilog-testbench的写法，Altera+FPGA／CPLD设计高级篇，Altera+FPGA／CPLD设计基础篇等好几本书，超值-A comprehensive summary of a lot of information about FPGA, including Xia Wen-Verilog classic tutorial, Verilog-testbench writing, senior Alte