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搜索资源 - 3 line to 8 line decoder
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3對8解碼器
可提供3線8選擇之功能
可輕易改成4選16-Three pairs of 8 decoder may choose to provide 3-line 8 of function can be easily changed to 4 election 16
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8线3线优先译码器 可以实现优先编译的功能-8-line 3-line priority decoder can achieve the functions of the compiler priority
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这是一用VHDL语言描述的8线-3线译码器,希望对大家有用-This is a descr iption using VHDL, 8-line-3 line decoder, we want to be useful
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这是一用VHDL语言描述的3线-8线译码器,希望对大家有用-This is a descr iption using VHDL, 3-wire-8 line decoder, we want to be useful
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16×16LED点阵显示
描述：74LS138是3-8译码器，两块74LS138组成4-16译码器，在工作的某一时刻，4-16译码器只输出一个有效电平来驱动一行点阵显示。
-16 × 16LED dot matrix display Descr iption: 74LS138 decoder is 3-8, 4-16 composed of two 74LS138 decoder, a time at work, 4-16 decoder outputs only an effect
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利用Active-VHDL 来仿真测试74LS138 译码器，74LS138 译码器是3 线-8 线译
码器。-To the use of Active-VHDL simulation test 74LS138 decoder, 74LS138 decoder is a 3-wire-8 line decoder.
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3/8译码器
译码输入：A、B、C，输入信号：EN；EN输入信号正常时为高电平，当EN为低电平时，无论A、B、C输入信号为何值，输出Y0…Y7均为高电平“1”。
电路逻辑功能实现后，可将该逻辑功能下载到FPGA中。注意选择：输入信号线4根、输出线8根（接发光二极管指示灯）；测试时根据输入信号的变化观察输出信号的改变。-3/8 decoder decodes input: A, B, and C, the input signal: EN en normal input si
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用Verilog HDL设计3线-8线译码器，ena是译码器的使能控制端，当ena=1时译码器工作，ena=0时译码器被禁止，8个输出均为高电平
用Verilog HDL设计具有三态输出的8D锁存器。-3-to-8 line decoder, ENA is designed using Verilog HDL the decoder enable control terminal, when ena = 1 time decoder, ENA = 0 time decoder is disa
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数字电路中常用的3线-8线译码器及8线-3线优先编码器的VHDL语言的功能描述-That is commonly used in digital circuit lines to 3-8 8 line to 3 line priority encoder decoder and the function of the VHDL language descr iption
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基于FPGA的138译码器的实现，可以实现对应的3线8线译码器的功能，适合初学者使用。-138 decoder based on FPGA implementation can be achieved corresponding 3 line 8 line decoder function, suitable for beginners to use.
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译码电路设计，用VHDL语言设计一个3线-8线译码器的方法-Decoding circuit design using VHDL language to design a 3-to-8 line decoder method
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