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用一位全加器组成四位全加器
- 用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
5-2-2ModelSim
- MODELSIM 环境下的Verilog 源代码，实现全加器功能-MODELSIM environment Verilog source code, the entire increase functionality
verilog5
- verilog语言中 testbencch编写-仿真工具综合工具使用-全加器实例讲解
verilog例子大全
- 包含各种verilong HDL语言的编程源代码，全加器，计数器，选择器，加法器，波形发生器等以及阻塞赋值非阻塞赋值的使用例子，七段数码管显示译码器等等
Verilog
- 一些用verilog编写的小程序，有全加器，计数器，比较器VGA显示，键盘扫描等-Some small programs written using verilog have full adder, counter, comparator VGA display, keyboard scanning, etc.
verilog-example
- 4位并行乘法器 4位超前加法器 ALU 计数器 滤波器 全加器 序列检测器 移位器-failed to translate
Verilog
- 全加器的Verilog 实现代码 寄存器的Verilog 实现代码-Low-pass filter integral part of full-adder and register the Verilog implementation code
83390078DDS
- DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算，产生频率控制数据X（frequency data或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个波形寄存器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。-DDS works
ALU
- 算术逻辑部件的verilog代码，它能够实现半加器、全加器、比较、按位与、按位或、按位异或、加一、减一的操作-Arithmetic logic unit of the verilog code, it can achieve half adder, full adder, compare, bitwise and, bitwise or, bitwise xor, plus one, minus one operation
Verilog
- 各类verilog源代码 计数器，全加器，串行快等。-All verilog source code counter, adder, serial quick.
1_02_FullAdd4
- 四位元全加器,為Verilog/VHDL構成的IP模組電路-4bit fulladder
Verilog
- 基于verilog HDL编写的各种实例。。里面记载了计数器，全加器，等等的代码。-Based on various examples written in verilog HDL. . Recording the counter, full adder, and so the code.
verilog
- Verilog初学者例程:1位全加器行为级设计、1位全加器门级设计、4位超前进位加法器、8位bcd十进制加法器、8位逐次进位加法器、16位超前进位加法器、16位级联加法器、多路四选一门级设计、七段译码器门级设计-Verilog routines for beginners: a behavioral-level design full adder, a full adder gate-level design, 4-ahead adder, decimal 8-bit bcd adder, 8-
lab5
- 用Verilog 实现的计数器和简单的Verilog全加器。 同时也包含了最基础的计数器和全加器的Verilog写法-counters in verilog
quanjiaqi-verilog
- 基于verilog语言的编写的全加器，基于verilog语言的编写的全加器-quanjiaqi
fadder_4v
- 利用quartus9.0中verilog语言实现的四位全加器，亲测有效(Using quartus9.0 Verilog language to achieve the four bit full adder, pro test effective)
lab1
- 用半加器搭建全加器 使用Verilog语言(Using a half adder to build a full adder, using the Verilog language)
add
- 一个用quartus原理图输入的全加器，(A full adder with quartus schematic input,)
add8
- 8*8位全加器的代码 verilog语言，包含测试文件(8*8-bit full adder code verilog)
Verilog例程
- 里面包涵了大量例程，如全加器\计数器\同步置数、同步清零的计数器\隐含锁存器举例，可以帮助学习