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lcd2tft
- convert lcd 4 bits to tft 16 bits.Writen verilog,Altera Quartus.
cpu_16bit
- design cpu 16 bits by verilog HDL.
16_bits_CPU_verilog_code
- 利用Verilog设计的16位CPU的设计案例-the example of 16 bits CPU using verilog
bai4
- a 16 bits counter using verilog
wallace
- wallace tree 用于16位乘法器的verilog 的 wallace tree代码 -wallace tree verilog file. 16bit wallace tree adder.
dds
- 用Verilog语言实现基于dds技术的余弦信号发生器，其输出位宽为16比特-Dds with the Verilog language technology based on the cosine signal generator, the output bit width is 16 bits
MSB_search_verilog
- 使用Verilog实现16位数据最高有效位的查找-use verilog to search msb of 16 bits data
bk
- 16位Brent-Kung加法器的verilog代码-the verilog code of the 16 bits of the Brent-Kung s adder
5-15
- 用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特-Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits
addercs16.v
- 这是自己写的 16 bits carry select adder 的verilog的代码，如果有用fell free to download-It is 16 bits verilog write their own code to carry select adder, if a useful fell free to download
FIFO1
- 给出一个位宽16比特，深度为10的异步FIFO的设计，并要求给出空或满的指示信号。要求用Verilog HDL语言设计，并编写测试激励，以及用Modelsim进行功能仿真，验证设计正确性。10个16位的数据 (FIFO的宽度：也就是英文资料里常看到的THE WIDTH，它指的是FIFO一次读写操作的数据位，就像MCU有8位和16位，ARM 32位等等。FIFO的深度：THE DEEPTH，它指的是FIFO可以存储多少个N位的数据（如果宽度为N）。如一个8位的FIFO，若深度为8，它可以
DCC2010-FPGA-CPU16ASM-DCC
- cpu verilog 16 bits to control radio software
spi
- 通过SPI接口给一段位宽16位长度为8的配置寄存器进行赋值。位宽为16 表示存储的数据信息位数为16，长度为8，则代表的是寄存器的深度为8。 在输入第一位数据时，定义一个计数器count，以判断目前接收了几个数据。当接收到第8位时，后六位为地址，前两位用于判断，10表示读操作，11表示写操作，进入读写操作后仍需计数，以便判断何时读完或写完，当count=24时为读写操作完毕。(Through the SPI interface to a 16 bit length 8 configuratio