资源列表
pll.rar
- 模拟锁相环（apll）的一些simulink模型,Analog phase-locked loop (apll) some simulink model
elevator.rar
- verilog语言写的一个四层电梯程序，有优先级的判断。,verilog language of a four-story elevator procedures to determine priority.
vhdl语言实现的16乘16的点阵显示设计代码
- vhdl语言实现的16乘16的点阵显示设计代码，调试通过，可借鉴-VHDL language to achieve the 16 by 16 dot matrix display design code, debug is passed, can learn from-vhdl language implementation of the 16 by 16 dot matrix display design code, debug through, we may learn-VHDL langu
lcd_driver_4bit
- it is a 4-bit lcd driver written in verilog .it will work on spartan 3 xilini devices.
aic23配置程序
- 可配置aic23b，请自行更改参数
BCHencodeanddecode
- bch 编码和译码，用硬件语言vhdl实现-bch edcode and decoder
用VHDL语言将并行的8位数据换成串行输出
- 用VHDL语言将并行的8位数据换成串行输出-The parallel 8 is the data replaced with the serial output
gcd
- 欧几里得算法求最大公约数电路的Verilog实现，消耗功率较低-Euclid algorithm for the realization of the common denominator Verilog circuit, lower power consumption
fpga_USB2
- 基于FPGA的USB2.0的实现方法，适用于急需开发usb2.0的人员-FPGA-based on the realization of USB2.0 method, applied to the urgent need to develop personnel USB2.0
Chapter10
- 第十章的代码。 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例模块相
RISC8.ZIP
- verilog RISC8 cpu CORE 8位RISC CPU 内核源码（VERILOG 版）-verilogRISC8 cpu CORE8-bit RISC CPU core source (VERILOG version)
ads7822
- ads7822的verilog驱动 fpga芯片为altera公司的ep2c35， 程序调试过好使-ads7822 of verilog-driven