资源列表
FPGA
- 参加竞赛的FPGA双目测距的源码，包含上位机源码-Contest the FPGA binocular ranging source, including PC Source
double_closed_loop
- 本程序是基于zynq_7000的FPGA的一个同步电机控制的平台，verilog语言-based on zynq_7000 fpga-MOTOR CONTROL
Nexys4_Master_ucf
- DIGILENT NEXYS MASTER UCF
rad10
- 利用basys2实现十进制加减可逆计数器，拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9——0—1…的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七
Turbo_Encoder_Decoder
- The turbo enocoder and turbo decoder is design in VHDL code.
CPU
- 使用Verilog HDL语言完成一个简单的多周期MIPS微处理器的设计-Using Verilog HDL language to complete a simple multi-cycle MIPS microprocessor design
switch_fabric
- verilog 写的具有代数交换功能的数据交换，是交换机设计的核心部分。-Switches Core by Applying Algebraic Switching
ad5544
- 模数乘法器AD5544的Verilog源程序，已在项目中验证了其可行。-Verilog source AD5544 analog multiplier, and have verified its feasibility in the project.
ad5764
- 数模转换器AD5764的Verilog HDL源程序，已在项目中验证了其可行。-DAC AD5764 Verilog HDL source code, and have verified its feasibility in the project.
code
- 基于FPGA的乘法器译码器程序，非常适合初级菜鸟学习使用入门程序，欢迎大家下载学习-FPGA multiplier based procedures, very suitable for learning to use primary rookie entry procedures, are welcome to download the learning
SP_SCH(Executable)
- 调度器一般包括SP、RR、WFQ等，SP调度指的是绝对高优先级调度，此种调度不带权重概念，按照优先级进行调度。四个按键作为端口有效指示，2个LED发光二极管指示此时调度的端口号，可以按下KEY3按键，按下按键代表当前按键输入无效，然后观测LED，没有按下的时候LED1 LED0都发光，按下KEY3按键的时候LED1发光 LED0不发光，代表此时调度端口为2，不按下时候代表调度端口为3。 -The scheduler typically include SP, RR, WFQ, etc., SP
AD80305
- 一种基于xilinx FPGA S6,verilog 实现AD80305输入输出接口配置，可参考-Based xilinx FPGA S6, verilog realize AD80305 input and output interface configuration, refer to