资源列表
Norflash
- 用verilog hdl写的Norflash控制器，可实现单字节读写，扇区擦除。-Norflash controller edit by Verilog hdl,it can read or write by Byte,or erase the sector.
RLS.v
- 用verilog实现的一个2抽头RLS自适应滤波器的代码-A realization with verilog HDL code of a two-tap RLS adaprive fliter
MultHalfBand
- 多级半带滤波器的FPGA实现,采用6级滤波器实现的采样频率由3200Hz降为50Hz的抽取系统，前5级为半带滤波器,最后一级为普通FIR滤波器-Multi-level half-band filter FPGA, using six filters for sampling frequencies 50Hz down to 3200Hz extraction system for the front five and a half-band filter, the last stage of
ug947-vivado-partial-reconfiguration-tutorial(1).
- tcl partial reconfig synthesis code
AD5300
- FPGA外部AD部分代码，FPGA芯片采用xilinx sptan3e 可以实现AD的采集-The FPGA external AD code, the FPGA chip using xilinx sptan3e can realize the collection of the AD
SPI
- FPGA SPI部分代码，FPGA芯片采用xilinx sptan3e 可以实现FPGA的SPI的通信,用来控制外部74hc595-FPGA SPI part of the code, the FPGA chip using xilinx sptan3e can realize SPI communication, FPGA is used to control the external 74hc595 are needed
Verilog-HDL-washer
- 智能洗衣机控制器 基于verilog hdl状态机 具有多种功能切换-Intelligent washing machine controller verilog hdl-based state machine has multi-functional switch
FFT_2048
- FPGA的2048个点的FFT算法,包含整个工程-The FPGA 2048 points FFT algorithm
FPGA
- 参加竞赛的FPGA双目测距的源码，包含上位机源码-Contest the FPGA binocular ranging source, including PC Source
double_closed_loop
- 本程序是基于zynq_7000的FPGA的一个同步电机控制的平台，verilog语言-based on zynq_7000 fpga-MOTOR CONTROL
Nexys4_Master_ucf
- DIGILENT NEXYS MASTER UCF
rad10
- 利用basys2实现十进制加减可逆计数器，拨码开关键SW1为自动可逆加减功能键，当SW1为HIGH时，计数器实现自动可逆模十加减计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9—8—7—…0—1…的模十自动可逆加减计数结果；当SW1为LOW时，计数器按拨码开关键SW0的选择分别执行加减计数功能。即当SW0为HIGH时，计数器实现模十加计数功能，即4个七段数码管上几乎同步显示0—1—2—3—4—…9——0—1…的模十加计数结果；当SW0为LOW时，计数器实现模十减计数功能，即4个七