资源列表
图像中值滤波FPGA实现V1.0
- 实现图像的中值滤波功能，文件里有效果展示(The realization of the median filter function of the image, the file has the effect of display)
Vivado 2016.4 SRIO License
- Vivado 2016.4 SRIO License,已经在Vivado 2016.4 测试通过，可以生产位流。其他版本没有测试，估计也是可以用的(Vivado 2016.4 SRIO License, which has been passed in the Vivado 2016.4 test, can produce a bit stream. The other versions are not tested, and the estimates are also available.)
以太网控制器Verilog源码(含有MAC,MII接口)
- 使用verilog语言完成MAC层代码的编写(Using the Verilog language to write the code of the MAC layer)
spartan6_GTP
- 基于xilinx公司的SPARTAN6系列芯片的高速全双工串行收发器(high-speed transceiver based on spartan 6 of Xilinx PFGA)
硬件描述语言Verilog(第四版)
- 《硬件描述语言Verilog》书籍第四版(Hardware descr iption language Verilog Book Fourth Edition)
ECG_ADS
- ads8684四路通道采样驱动程序，并且有简单的注释说明，能够根据需要修改模拟信号的采样范围(ads8684 drivers(verilog))
fpga-b210-verilog
- usrp系统，B210产品的FPGA源码，还是比较有价值的。(The USRP system, the FPGA source of the B210 product, is still more valuable.)
CAR_LI2
- DE1-SOC实验开发板和Verilog HDL语言的交互式程序作品，选择避障小车作为课程设计题目，并根据选题制定了如下设计需求： 1.能实现基本的避障小车功能，即躲避障碍，变速，计分，计时显示游戏开始、进行和结束画面； 2.能实现人机交互功能，玩家可通过外接键盘或DE1-SOC开发板自带按键和开关操作小车转向； 3.能通过VGA在显示屏中显示，并且能达到5Hz的刷新频率； 4.能实现自定义小车和障碍物皮肤的功能；(DE1-SOC experiment development board
异步FIFO
- 自己编写的同步和异步FIFO的verilog代码，验证过，有可靠性(Verilog code of my own synchronous and asynchronous FIFO, verified,and reliable.)
Single_cpu
- 单周期CPU自己课程大作业做的，亲测好用，verilog语言，适用vivado(Single cycle CPU course to do, pro - use, Verilog language, suitable for vivado)
shuzhizhong (1)
- 数字时钟的FPGA设计，对学习FPGA有很大的帮助，希望大家能采纳(FPGA design of digital clock has great help for learning FPGA. I hope everyone can adopt it.)
Vivado_2037
- vivado 2015.4 lisence