资源列表
dividefre
- CPLD_EPM7064程序,运用计数器实现的分频程序,VHDL
ss_pcm.tar
- pcm 接口的源代码，有参考价值~verilog语言编写
LCD1602_B
- 关于1602的液晶显示驱动程序，不过如果直接用的话可能不行，不同的型号要做一定的修改。
8051core
- 基于vhdl的51内核的程序设计，可以进行编译，稍微修改就可以成为自己订制的软cpu.
simple_cpu
- 自己定制自己的cpu，一个比较简单的cpu。熟悉处理器制作流程。
fsm8051
- ：首先介绍了DS--UWB系统的的发射与接收模型，然后分析了利用滑动相关法对信道进行估讣，并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。
oc8051_defines
- ：首先介绍了DS--UWB系统的的发射与接收模型，然后分析了利用滑动相关法对信道进行估讣，并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。
pc
- ：首先介绍了DS--UWB系统的的发射与接收模型，然后分析了利用滑动相关法对信道进行估讣，并巾此给出 了不同RAKE接收机RAKE合成权系数选取方案。对接收机采用最大比(MRC)、最小均方误差(MM SE)及带均衡 器的(MRC)合并系数选取的误码性能进行了仿真和对比。结果表明了带均衡器的MRC—RAKE只用较少的分支 就可以达到接收性能明显优于MMSE—RAKE的程度。尤其在信噪比比较大时。这种优势更加明显。
currentRAM
- 通用存储器代码,一个典型的通用存储器的代码,希望对大家有所帮助
lcd
- 本程序是用VHDL语言编写液晶驱动程序,实现在液晶上显示\"年\"字的功能.
clk_div
- VERILOG实现多时钟,可以应用于流水线.输入CLK,输出CLK1,CLK2,CLK3
ps2_verilog
- ps2_键盘控制器源码verilog源码，是一个不错的代码