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VHDLdesign
- EDA课程设计，包含源码和文档说明，实现秒表计数和闹钟功能，使用VHDL语言编写 已完成功能 1. 完成时／分／秒的依次显示并正确计数，利用六位数码管显示； 2. 时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能； 3. 定时器：实现整点报时，通过扬声器发出高低报时声音； 4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 5. 闹钟：实现分/时闹钟设置，在时钟到达设定时间时通过扬声器响铃。有静音模式
FCRAM_controller__xilinx
- 开发环境ise6+，fcram快速循环ram,这个市控制器源代码，xilinx提供
VerilogHDLtextboob(easytolearnfornew)
- 中文版Verilog HDL 简明教程。HTML格式，简单易懂，对与初学者而言绝对是好用，易用的东东。
sellm
- vhdl实现的自动售货机 实现了售货，找零等基本功能
32addjiafaqi
- 32位加法器组成原理课程设计，串行进位完成，希望对大家有帮助
VHDL
- VHDL硬件描述语言与数字逻辑电路设计——学习FPGA/CPLD时可参考
sin
- 产生150+90hz波形，需接12位ad，每周期采4096个点
MyCounter
- 可自由配置的通用计数器，我设计的时候一直在用
clock
- 一款多用电子时钟设计源程序 本源程序系`一款多用电子钟芯片 源程序,可有3开3关定时,且有受双限触发的定时口 该程序硬件系采用PIC16C55芯片LP振荡方式外接32768Hz晶振
sdram
- sdram controller.verilog
snake
- 移动蛇控制电路，用于控制7段显示器的 仿真蛇的移动，
booth
- booth乘法器电路，基四实现，附带有testbench