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  1. 一种arm7源码(Verilog)

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  2. 一种arm7源码(verilog),arm7结构比较老了,不过用来初学还是不错的(A kind of ARM7 source code (Verilog))
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-26
    • 文件大小:61440
    • 提供者:kody.he
  1. mallifrey

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  2. kokoty bjosu tkoko a lolkooo
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:47104
    • 提供者:Mallifrey
  1. adc_interface-master

    0下载:
  2. adc with fpga serial data transmission miso,mosi,cs,sclk
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:27648
    • 提供者:subhash
  1. vr_comp1

    0下载:
  2. 这软件变换摄像头的资料成为串口样式资料。 摄像头型号是GC0328 。它的出口资料有并口样式。 串口资料的样式是SPI样式。(This software transforms camera data into serial style data. The camera model is GC0328. Its output data has a parallel port style. The serial data has a SPI style.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-22
    • 文件大小:2048
    • 提供者:cnd4791
  1. bt_meter

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  2. Frequency Counter for Android
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-26
    • 文件大小:270336
    • 提供者:mandooo
  1. add

    0下载:
  2. 一个用quartus原理图输入的全加器,(A full adder with quartus schematic input,)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-17
    • 文件大小:1024
    • 提供者:zhangning194
  1. 交通信号灯

    0下载:
  2. 模拟十字路口红绿灯简单功能,附有倒计时功能,有仿真文件。(Simulated traffic signal lamp.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-20
    • 文件大小:1474560
    • 提供者:蜻鬼
  1. uart

    0下载:
  2. 实现与电脑端串行数据发送与接收,波特率为9600(Realize serial data sending and receiving with the computer terminal)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:1024
    • 提供者:hurricanhup
  1. AdlER

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  2. some thing is very off about this
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-26
    • 文件大小:5165056
    • 提供者:Benten
  1. spram

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  2. verilog编写的spram,包含顶层模块,控制模块和spram本体,其中spram为Altera提供的ip核,已在quartus 16上运行通过(Verilog written in spram, including the top-level module, control module and spram ontology, where spram is the IP kernel provided by Altera, has been running on quartus 16)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-26
    • 文件大小:2857984
    • 提供者:keykai
  1. bist 2017 paper

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  2. A new low-power (LP) scan-based built-in selftest (BIST) technique is proposed based on weighted pseudorandom test pattern generation and reseeding. A new LP scan architecture is proposed, which supports both pseudorandom testing and deterministi
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:1568768
    • 提供者:Maddy619
  1. spec.tar

    0下载:
  2. M.2 testing specification
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-27
    • 文件大小:454656
    • 提供者:isaac172106
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