资源列表
rxd
- 自己编写的串口UART的接收Verilog模块，支持中断和查询方式接收，对信号的畸变适应能力强。
ram
- RAM， Random-access memory，Verilog code
rom
- Read-only memory,Verilog code
128×16ram
- VHDL程序设计的RAM存储器，双端口，128×16比特
add_1p
- 2级流水线实现的8位全加器的VHDL代码，适用于altera系列的FPGA/CPLD
add_2p
- 2级流水线，使用4元件实现的22位全加器的VHDL语言实现，适用于altera的FPGA
add_3p
- 3级流水线，含4元件的22位全加器的VHDL语言实现，适用于altera系列的FPGA
add_ff8
- 利用触发器实现的，8位半加器的VHDL语言实现，适用于altera系列FPGA
add_ff8cin
- 触发器实现的，8位全加器的VHDL语言实现，适用于altera系列的FPGA
VideoGenerator
- 用lattice XP3 demo板设计的VGA信号发生器，编译平台ispLEVER6
ip_fft128
- 128点fft的IP核vhdl源代码，另有其控制代码。
gal
- 用于编可编辑芯片用,如gal16v18芯片等,有几个文件, 内有说明等!