资源列表
viterbi
- 介绍了viterbi译码器的编解码器的设计，包括decoder.v,encoder.v.control.v,ram.v等，压缩 包里面有pdf说明
CORDIC
- 介绍了CORDIC数字计算机的设计，采用的是verilogHDL,在modelsim上可以实现仿真验证，压缩包中包含CORDIC的工作结构图，比较详细
add
- 介绍了carry_chain_adder，carry_skip_adder,ipple_carry_adder三种常用的加法器，采用verilogHDL语言，利用modelsim软件仿真验证，压缩包中包含有流程图
multiple
- 介绍了几种常用的乘法器的设计，carry_save_mult，ripple_carry_mult等，压缩包中包含结构流程图，用verilogHDL语言，采用modelsim仿真验证
couuseware_Verilog_QingHuaUniversity
- 次文件乃清华大学的VerilogHDl语言的教学课件，电子专业搞硬件开发的可以参考参考！
sdram_controller
- sdram控制器，经过时序仿真，功能正确
source
- verilog设计范例，和王金明的verilog书可以配套使用。
add
- 实现简单十六位加法器及测试程序 的verilog代码
DEF
- 一个简单的始终触发器的代码 另外包括测试验证程序和输入码数据
count
- 自己编制的计数器的verilog代码 希望能对大家有所帮助
aaa
- 这是一些小代码的集合 希望能对大家有所帮助
VerilogHDL
- Verilog编程实例，主要使用Verilog语言设计译码器，将二进制转换为BCD码。