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DataCycle
- 一个计算机原理课程设计的作业,5级流水线CPU,指令集到代码均为自己设计,有最终报告文档,组建说明,并行除法,16位字长,定长指令,Verilog源代码,顶层设计图。结构简单,冲突解决方式也很简单,代码量小。-cpu cpu cpu cpu cpu cpu cpu cpu
PipelineCPU
- 一个计算机原理课程设计的作业,5级流水线CPU,指令集到代码均为自己设计,有最终报告文档,组建说明,并行除法,16位字长,定长指令,Verilog源代码,顶层设计图。结构简单,冲突解决方式也很简单,代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
VHDL_Snake_Game
- 在FPGA开发板上用VHDL语言实现了贪吃蛇游戏,开发软件为quartus 2.这是详细的实验报告,包括源码-Snake game with VHDL FPGA development board, software development quartus 2 This is a detailed experimental report, including the source
deng
- HDL verilog 电子密码锁 输入错误后有报警 输入正确后有提示-HDL Verilog electronic code lock input errors have prompted alarm input is correct
FPGA
- FPGA应用开发典型实例之片上硬件乘法器的使用-The use of FPGA application development typical example of on-chip hardware multiplier
64FFT(VHDL)
- 用VHDL语言实现64点的FFT,包含源程序和一篇论文-64-point FFT with VHDL contains the source code and a paper
pcm
- 24选8多路选择计数器 PCM编解码,采编器VHDL 源代码,包括顶层文件。-PCM(Pule code modulation) code and decoder
FIFOUART
- fpga实现的基于FIFO的异步串行通信代码,描述语言为Verilog-fpga-based FIFO asynchronous serial communication code descr iption language Verilog
FPGA-LCD
- 利用FPGA,结合NIOS方案,驱动TFT4.3寸屏并显示。-Use of FPGA, combined with NIOS scheme, drive TFT4.3 inch screen and display.
eetop.cn_16bits_multiplier
- 16位并行乘法器源代码,booth2编码,二进制树拓扑结构-16bits parallel multiplier source code
mkjpeg.tar
- 用FPGA实现的JPEG编码器,可以直接使用,内含完成说明文档,经过验证无误。-• JPEG baseline encoding JPEG ITU-T T.81 | ISO/IEC 10918-1 • Standard JFIF header v 1.01 automatic generation • Color images only (3 components, RGB 24 or 16 bit, YUV input) • T
jiao_tong_deng
- 本代码是十字路口的交通灯设计。软件用的是Quartus II。功能介绍:用DE2实验板上的LED发光二极管显示车辆通过的方向(东西和南北各一组),用数码管显示该方向的剩余时间。要求:工作顺序为东西方向红灯亮45秒;南北方向绿灯先延时2秒再亮36秒,后5秒黄灯亮。然后南北方向红灯亮45秒;东西方向红灯先亮2秒再绿灯亮40秒,后5秒黄灯亮。依次重复。有紧急事件时允许将某方向一直开绿灯或者开红灯,另外允许特定情况两方向均为红灯,车辆禁行,比如十字路口恶性交通事故时,东西,南北两个方向均有两位数码管适时