资源列表
OneWireMaster
- 美信onewire总线IP core,带验证激励-MAXIM DS1WM Synthesizable 1-Wire Bus Master IP core.
hash
- 基于伽罗瓦域的ghash核，用于GCM。其中，128位伽罗瓦域乘法器使用的是多项式算法。经验证，可综合，供参考。-Galois field based on the nuclear ghash
signal-process_based-FPGA
- 给予FPGA内核处理语音信号，外围部件有AD/DA芯片，RTL级实现对信号的采集处理到输出-signal process_based FPGA
exp5
- 本实验要求完成的任务是在时钟信号的作用下，通过输入八位的拨动开关输入不同的数据，改变分频比，使输出端口输出不同频率的时钟信号，达到数控分频的效果。在实验中时，用八个拨动开关做为数据的输入，当八个拨动开关置为一个二进制数时，在输出端口输出对应频率的时钟信号，用户可以用示波器观察输出频率的变化，也可以使输出端口接LED灯来观察频率的变化。在此实验中我们把输出接入LED灯。-This experiment required to complete the task is the role of the
exp12
- 本实验要完成的任务就是设计一个频率计，系统时钟选择核心板上的50MHz的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量系统数字时钟信号模块的数字信号，否则测量从外部输入的数字信号。-To complete
VHDL-simple-examples
- 上传的几个VHDL程序：分别是各种功能计数器；使用列举类型的状态机，四D触发器，通用寄存器，伪随机比特发生器，简单的状态机。-Upload several VHDL program: are the various functions of the counter using the enumerated type state machine, four D flip-flop, the general-purpose registers, pseudo-random bit generato
pingpangqiu
- 使用vhdl语言设计的乒乓球比赛游戏机，一个由甲乙双方参赛，有裁判的三人乒乓球游戏机。用8个发光二极管代表乒乓球台，中间两个发光二极管兼做乒乓球网，两边各代表参赛双方的位置，用点亮二极管按照一定方向移动来表示球的运动。在游戏机的两侧各设置两个开关，一个是发球开关（af，bf），另一个是击球开关（aj，bj）。甲乙二人按乒乓球比赛的规则来操作开关。 点亮，代表乒乓球在移动。比赛一直进行到一方几分为11分，该局结束，记分牌清零，可以开始新的一局比赛。 -Using VHDL language
FIR
- 级联优化的半带插值滤波器，分模块设计-Half-band interpolation filter cascade optimization sub-module design.
src_gen
- 使用VHDL语言产生m序列，用于通信系统的随机信源-To generate m sequence with HHDL,whcih is used as random source in communication system
viterbi-ip-core-using-mothed
- FPGA的Viterbi译码器IP 核的使用说明，简单方便，一目了然。还能进行tcm译码，功能强大呀-Instructions for use of the FPGA Viterbi decoder IP core, easy glance. Can tcm decoding powerful!
juanji1
- 本程序是在Xilinx ISE上编写的，它完成（2,1,6）卷积码的编码工作。里面有源程序和用以仿真的测试文件-The program is written on Xilinx ISE, it completed the (2,1,6) convolutional code encoding. Source and for the simulation of the test file inside
juanji2
- 本程序是在Xilinx ISE上编写的，它完成（2,1,6）卷积码的译码工作。里面有源程序和用以仿真的测试文件-The program is written on Xilinx ISE, it completed (2,1,6) convolutional code decoding. Source and for the simulation of the test file inside