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  1. 32位前缀加法器

    1下载:
  2. verilog编写的32位前缀加法器,将后缀txt改为v即可使用,速度比一般的行波进位加法器和超前进位加法器更快
  3. 所属分类:VHDL编程

  1. DHT11

    1下载:
  2. verilog实现DHT11温湿度的读取(The realization of DHT11 temperature and humidity reading by Verilog)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-11-08
    • 文件大小:920kb
    • 提供者:iseaad
  1. Clock

    1下载:
  2. 本设计实现了一种基于FPGA的数字时钟设计,应用Verilog硬件描述语言进行数字电路设计,采用自顶向下的方法将电路系统逐层分解细化,设计数字时钟总体结构、各模块及相应具体电路。在Quartus II 9.0工具软件环境下编译、仿真。最后下载到FPGA实验平台进行测试。本数字时钟具有显示时间、通过按键校准时间、整点报时等功能。(This design realizes a digital clock design based on FPGA, uses the Verilog hardware
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2019-11-22
    • 文件大小:3.66mb
    • 提供者:威威谈谈
  1. jiaotongdeng_fuza

    1下载:
  2. 本文基于FPGA技术的发展和Quartus II开发平台,实现路口交通灯控制器是一种解决方案。使用Verilog HDL硬件描述语言来描述语言程序的分频器模块,控制模块,数据解析模块,显示译码模块和段选位选模块,五个模块,并通过各个模块程序之间的端口合理连接和协调,成功设计出交通信号灯控制电路。在Quartus II环境下模拟,生成顶层文件下载后,在FPGA EP2C5Q208器件进行验证。(Based on the development of FPGA technology and the
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-24
    • 文件大小:5.35mb
    • 提供者:威威谈谈
  1. Counter_Design

    1下载:
  2. Counter_Design,采用Altera 设计的计数器源码,性能稳定
  3. 所属分类:VHDL编程

    • 发布日期:2018-07-07
    • 文件大小:8.86mb
    • 提供者:sxz521mtt
  1. dds

    1下载:
  2. 通过按键控制产生任意频率的方波,正弦波,三角波,锯齿波(Fang Bo, sine wave, triangle wave and sawtooth wave at any frequency are generated by key control)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2019-05-23
    • 文件大小:3.95mb
    • 提供者:HUMBLE.
  1. 等精度测频

    1下载:
  2. 采用等精度的方法进行测频,精度高。需要更多源码可联系我,资料很多。
  3. 所属分类:VHDL编程

    • 发布日期:2018-07-16
    • 文件大小:4.79mb
    • 提供者:YANGSHUANGXI
  1. 8051 Verilog Code

    1下载:
  2. 8051 Core Verilog RTL code
  3. 所属分类:VHDL编程

    • 发布日期:2018-07-17
    • 文件大小:1.52mb
    • 提供者:bgtservice
  1. AES128 Verilog Code

    1下载:
  2. AES128 Encryption/Decryption Verilog RTL Code
  3. 所属分类:VHDL编程

    • 发布日期:2018-07-17
    • 文件大小:195.25kb
    • 提供者:bgtservice
  1. 中级篇03:UART,波特率115200与PC通信

    1下载:
  2. 本程序实现FPGA的串口通信功能,可以进行数字字符等的发送,波特率为115200(This program implements the serial communication function of the FPGA, and can transmit digital characters, etc., and the baud rate is 115200.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2019-11-12
    • 文件大小:10.07mb
    • 提供者:小明d1
  1. Altera+OpenCL

    1下载:
  2. Altera的OpenCL主要面向信号处理类应用的客户,是用C语言开发FPGA的利器,开放计算语言(OpenCL)联盟著名的公司有FPGA巨头Altera、两大显卡GPU巨头AMD、英伟达、CPU巨头Intel、软件和服务器巨头IBM以及全世界最大的公司Apple(苹果)等等。不过AMD和英伟达是用GPU实现的OpenCL并行运算,Altera是用FPGA实现并行运算。(Altera's OpenCL is mainly a client for signal processing applic
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2019-04-02
    • 文件大小:457kb
    • 提供者:CrazyICer
  1. Verilog俄罗斯方块

    1下载:
  2. 本设计是verilog设计的俄罗斯方块,含有所有的源代码。(This design is Verilog designed Tetris, which contains all the source code.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2019-11-07
    • 文件大小:8.42mb
    • 提供者:未来科技
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