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  1. PCIIP-core

    1下载:
  2. 基于FPGA的PCI ip core 设计源代码,里面包含所有的fifo,状态机源代码,drives 驱动源代码。-“fifo_control.v” Module FIFO_CONTROL includes control logic for single FIFO. It consists of read and write address generation and full, almost full, empty and almost empty status generatio
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.86mb
    • 提供者:chen
  1. verilog_cordic_core

    1下载:
  2. A highly configurable 1st quadrant CORDIC core in verilog-Details Name: verilog_cordic_core Created: Sep 14, 2008 Updated: Aug 12, 2011 SVN Updated: Mar 10, 2009 SVN: Browse Latest version: download Statistics: View Other projec
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:351.22kb
    • 提供者:chen
  1. axi_ad9361_tx_channel

    1下载:
  2. 采用硬件描述语言verilog进行AD9361芯片实现的代码-AD9361 using hardware descr iption languages Verilog code that chip
  3. 所属分类:VHDL编程

    • 发布日期:2017-04-24
    • 文件大小:1.86kb
    • 提供者:何晨光
  1. fpga_DESIGN_examples

    1下载:
  2. 自己收集的常用的FPGA模块设计,大家分享啊 异步FIFO设计/伪随机序列应用设计/积分梳状滤波器(CIC)设计/伽罗华域GF(q)乘法器设计/除法器设计/常用加法器设计/常用乘法器设计/RS(204,188)译码器的设计/CORDIC数字计算机的设计-Common FPGA module design your own collection, to share ah Asynchronous FIFO design/application design pseudo-random s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:27.12kb
    • 提供者:老于
  1. walsh

    1下载:
  2. 沃尔什函数发生器工程文件,Quartus Ⅱ 13.0版本-Walsh Function Generator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:669.01kb
    • 提供者:jiyao
  1. cnt24

    1下载:
  2. VHDL24秒篮球倒计时,VHDL编写,实现23到0计数。quartues ii 9.1编写的。-VHDL24 sec basketball countdown, written in VHDL, to achieve 23 to 0 count. Quartues written in II 9.1.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:142.26kb
    • 提供者:Ronge
  1. THP

    1下载:
  2. THP算法的MATLAB程序,可以给初学者一个好的教学-THP algorithm MATLAB procedures, can give a good teaching beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:17.42kb
    • 提供者:Dexter
  1. DDS

    1下载:
  2. Verilog HDL实现FPGA的DDS功能,含有实验原理与代码程序-FPGA Verilog HDL realize the DDS function, principles and codes containing experimental procedures
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:873.04kb
    • 提供者:秦天沐
  1. FPGA

    1下载:
  2. FPGA中数字收发机设计,包括了编码解码,调制解调,串口收发-Digital transceiver design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-12-23
    • 文件大小:1.4mb
    • 提供者:yuze wang
  1. PCIe_Lab(ALTERA-V5PCIe)

    1下载:
  2. 这一设计实例深入浅出,介绍怎样产生一个Qsys子系统。 您将产生一个含有以下组成的Qsys系统:在Cyclone IV GX收发器入门套件上,设计带嵌入式收发器的Gen1×1硬核IP的 PCI Express IP编译器。 -Qsys system: the Cyclone IV GX Transceiver Starter Kit, designed with embedded transceivers Gen1 × 1 hard IP PCI Express IP compiler.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-21
    • 文件大小:6.32mb
    • 提供者:微笑
  1. da_80m_10m

    1下载:
  2. AD9747测试Verilog测试程序,FPGA为xilinx的SP6-the test program of AD9747,FPGA IS SP6
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-30
    • 文件大小:12.18mb
    • 提供者:张海军
  1. DDS

    1下载:
  2. 可以产生正弦波,三角波、锯齿波、方波,要求频率1Hz-100kHz,步进1Hz,具有自动扫频功能; 正弦波的相位可调,方波的占空比可调; -Can generate sine wave, triangle wave, sawtooth wave and square wave, the required frequency of 1 hz- 100 KHZ, step 1 hz, with functions of automatic frequency sweep The pha
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4.24mb
    • 提供者:llx
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