CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 源码下载 嵌入式/单片机编程 VHDL编程

资源列表

« 1 2 ... .37 .38 .39 .40 .41 242.43 .44 .45 .46 .47 ... 4323 »
  1. 6

    1下载:
  2. 4位数码扫描显示电路,我们控制一个七段LED需要8个输出端口;如果要输出四位十进制数,就需要32的输出端口,这将占用大量的端口资源。采用串行扫描显示,我们只需要8+4共12个端口即可。其原理是:用一个四位的输出端控制,某一时刻只选中其中的一个LED(输出为‘1’表示选中),八位的输出端将该LED所需要显示的值输出;然后四位的输出端值改变,选中下一个LED。这样依次类推。如果选择的频率很快,达到50Hz以上,由于人眼的视觉暂留效应,看起来就像4个LED同时显示。 设计一个程序,输入四个一位十
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:3.61kb
    • 提供者:李小勇
  1. dianti

    1下载:
  2. 1、 每层电梯的入口处设有上下请求开关,电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式(上升或下降)指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后,经过1s电梯打开,开门只是灯亮,开门4s后,电梯门关闭(关门指示灯灭),电梯继续运行,直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号,并按照电梯运行规则依次响应,每个请求信号保留至执行后消除。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-07-04
    • 文件大小:122kb
    • 提供者:李辉
  1. clock

    1下载:
  2. vhdl做的简单的时钟,显示时分秒,可调时分,亮度。eda课程设计时所作。-vhdl do a simple clock display minutes and seconds, adjustable hours, brightness. eda made in curriculum design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.9kb
    • 提供者:shuoyoung
  1. DS18B20

    1下载:
  2. 本程序是基于VHDL语言,在EPM570上开发的温度传感器DS18B20驱动及数码管显示程序-This procedure is based on the VHDL language, developed in the EPM570 DS18B20 drive temperature sensor and digital control display program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-09-06
    • 文件大小:565kb
    • 提供者:张衡星
  1. hdb3decode

    1下载:
  2. g.703 hdb3 decode verilog source code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:726byte
    • 提供者:James
  1. Para_to_Seril

    1下载:
  2. 用VHDL实现串并变换的程序,FPGA测试成功,正确变换。-String with VHDL implementation and transformation procedures, FPGA test successfully, the correct transformation.
  3. 所属分类:VHDL编程

    • 发布日期:2013-03-22
    • 文件大小:256.24kb
    • 提供者:陈言
  1. dianti

    1下载:
  2. 实现电梯的VERILOG 源程序,完成实现,有仿真波形-VERILOG source code to achieve the elevator to complete the implementation, a simulation waveform
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1.23mb
    • 提供者:杨希
  1. ddr2_sdram

    1下载:
  2. xilinx spartan2 fpgaddr2控制代码,使用verilog编写,可综合-xilinx spartan2 fpgaddr2 control code, using verilog preparation, can be integrated
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-09-05
    • 文件大小:301kb
    • 提供者:ioo
  1. Taxi

    1下载:
  2. EDA课程设计出租车计价器的VHDL语言设计的程序 出租车计价器:5KM起计价,起始价5元,每公里1.2元;传感器输出脉冲为0.5m/个;每0.5km改变一次显示,且提前显示(只显示钱数)-EDA curriculum Taximeter the VHDL language design process Taximeter5KM from the valuationthe starting price of 5 yuan1.2 yuan per kilometersensor output
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-21
    • 文件大小:161.24kb
    • 提供者:李小璐
  1. Phase_Meter

    1下载:
  2. 无正负的带显示的周期信号相位差测量实现的程序代码-Unsigned band show the periodic signal code phase measurement achieve
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-05-06
    • 文件大小:1kb
    • 提供者:黄茂琴
  1. 2010_electronic_competetion_PicoBlaze

    1下载:
  2. 2010年北京市电子设计大赛内部培训PPT,上面详细的说明了有关picoblaze软核的应用。-Electronic Design Competition 2010 Beijing house training PPT, the above detailed descr iption of the application of the picoblaze soft-core.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-29
    • 文件大小:11.52mb
    • 提供者:wangnan
  1. tlc5620_out_sin

    1下载:
  2. 用FPGA操纵TLC5620DA转换器,用VHDL语言编写,调试通过,并输出正弦波。-Manipulation TLC5620DA converter with FPGA using VHDL language, debugging through, and the output sine wave.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:3.81kb
    • 提供者:wangnan
« 1 2 ... .37 .38 .39 .40 .41 242.43 .44 .45 .46 .47 ... 4323 »
搜珍网 www.dssz.com