资源列表
vhdlsource
- 用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了
UART
- UART 串口程序，verilog语句，很好的实现了UART的通信功能！
even_odd
- VHDL实现的奇偶校验功能模块和一个外设配置寄存器的设计实例。
adder4
- verilog加法器,附加测试文件 可用modelsim 仿真实现
myproject
- 四位全加器，VHDL语言，max+plusII平台做的
afifo
- 异步fifo的verilog程序，含有测试平台
xia_yuwen_verilog_PPT
- 北航夏雨闻的Verilong课件，与夏雨闻写的Verilog数字系统设计教程配套
generic_fifos.tar
- Generic FIFO, writen in verilog hdl
SMS4_code
- 用Verilog实现国内第一个商用密码算法SMS4的加密和解密。
freq_divider
- 一个简单的分频器代码,可以套用来作其他频率的分频
traffic_lamp
- a program about traffic light demo.
Design_and_Test_VerilogHDL
- Design and Test_Verilog HDL——EDA先锋工作室《设计与验证—Verilog HDL》配书源代码，很多使用的实例，并有说明，是学习Verilog 不可多得的好资料。