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  1. cadideng2.v

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  2. 循环左右移动,可控8位彩灯控制器,可根据时钟信号进行自动响应-Circulation and move around, controllable 8 lantern controller, according to the clock signal automatic response
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-20
    • 文件大小:693byte
    • 提供者:Wymon Zhang
  1. cordic

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  2. cordic算法,适用于宽带信道化接收机提取信号参数-CORDIC algorithm, suitable for wideband channelized receiver signal parameter estimation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:693byte
    • 提供者:yanhuizhi
  1. Clock_div

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  2. 偶数分频及50占空比输出,很详细,适合初学者-Even frequency division and duty cycle of the output 50, in great detail, suitable for beginners
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:693byte
    • 提供者:辛书伟
  1. signal

    0下载:
  2. 控制时序灯亮,在时间上升沿使得灯有选择亮-Control the timing lights at the time of making the rising edge of bright lights have a choice
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:694byte
    • 提供者:dylan
  1. Dcufaqi

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  2. hdlthis is a FPGA and cpld good this a FPGA and cpld good-this is a FPGA and cpld goodthis is a FPGA and cpld goodthis is a FPGA and cpld good this is a FPGA and cpld good this is a FPGA and cpld good
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:694byte
    • 提供者:liang
  1. seg7

    0下载:
  2. 四位七段数码管扫描显示电路,采用50mhz频率输入,分频成扫描频率,然后显示四个数字-Four seven-segment LED display scanning circuit, the use of 50mhz frequency input frequency into the scan frequency, and then display four digits
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:694byte
    • 提供者:陈淑靖
  1. dds

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  2. 这是个基于dds的正弦波发生器的程序,用vhdl语言编写, 希望对大家有用。 -This is a sine wave generator based on dds program, using vhdl language, want to be useful.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:694byte
    • 提供者:杜维轩
  1. optic_tx_top

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  2. 。 8bit的代码组合包含256个数据字符编码和12个控制字符编码, 分别记为Dx. y和Kx.y。 通过仔细选择编码方法可以获得不同的优化特性
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:694byte
    • 提供者:L
  1. LED_V1.0.0

    0下载:
  2. LED控制 灯光渐变控制功能 灯光渐变控制功能-Light gradient control function Light gradient control function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:694byte
    • 提供者:gh
  1. carrylukahead

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  2. carry save and carry luk ahead adder vhdl
  3. 所属分类:VHDL-FPGA-Verilog

  1. mul_addtree

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  2. 8位加法树乘法器Addition tree multiplier-Addition tree multiplier of 8bits
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:694byte
    • 提供者:luyong
  1. ccmul

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  2. FFT旋转因子,旋转因子是蝶形运算的组成部分,是数字信号处理FFT算法的基础部分-FFT twiddle factor, rotation factor is an integral part of the butterfly, digital signal processing is a fundamental part of FFT algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:695byte
    • 提供者:姚兴波
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