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资源列表

  1. Count_Decount

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  2. c est un compteur et decompteur en vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:523
    • 提供者:saif
  1. jiAOTONGDENG

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  2. 本实验主要模拟位于十字路口的交通灯,十字路口的交通灯分为横向和纵向两 个方向,每个方向上面的交通灯有红灯亮,黄灯亮,绿灯亮三种状态。它们之间状 态的关系如上面的表格所示。 上面各个状态是连续循环变化的,可以由状态机来实现,每两个状态之间的间 隔要在10 秒左右(实验板上面的时钟频率是50MHz)。 交通灯的三种状态用实验板上的三个LED 灯表示,两个方向一共要使用六个 LED。 -Simulation of this experiment is located at
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:522
    • 提供者:耳水山
  1. fenpinr

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  2. 应用ISE的分频器,可以输出任意的偶数分频,及其简单-frequency devided base on ISE,can output any even times frequency
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:522
    • 提供者:钟冰
  1. 4_Bit_CLA_4.0.vhd

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  2. 4-Bit Carry Look Ahead adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:522
    • 提供者:Ahmed Alkaff
  1. ripple_carry_adder

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  2. ripple carry adder instantiated by full adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:522
    • 提供者:kavya
  1. UART_tpf4

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  2. designing a universal asynchronous receiver transmitter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-08
    • 文件大小:522
    • 提供者:Mike R
  1. division1

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  2. 基于vhdl/verilog的18位除法器程序。已经过仿真和综合。-Based on vhdl/verilog program for 18-bit divider. Has been simulation and synthesis.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:521
    • 提供者:包鼎华
  1. asdasdasdasd

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  2. 基于quartus的3-8译码器,可作为大型系统的译码器模块-Based on quartus a 3-8 decoder can be used as large-scale system decoder module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:521
    • 提供者:王军
  1. vhdl

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  2. vhdl跑马灯 适合初学者同学...流水灯的制作-vhdl Marquee for beginner students to the production of light water ...
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:521
    • 提供者:gaomengchun
  1. chufa

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  2. 二进制除法实现,可实现四位二进制的除法运算-Binary division to achieve, enabling four binary division
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:521
    • 提供者:宋关龙
  1. pso2

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  2. i want VHDL coding for doing my project-i want VHDL coding for doing my project..
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:521
    • 提供者:a.deivaseelan
  1. Descending-ramp

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  2. 递减斜波是一种原理和递增斜波相似的波形,只需将递增斜波的循环加法计数换成1111 1111 1111~0000 0000 0000循环减法计数即可。-Harmonic is a descending ramp and incremental principle similar waveforms, simply incremented counts up the ramp into the cycle of ~ 1111 1111 1111 0000 0000 0000 cycle counti
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:521
    • 提供者:zyz
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