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- 设计一个用于篮球比赛的定时器。要求： （1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1； （2）定时器的时间用两位数码管显示； （3）设置两个外部控制开关，开关K1控制定时器的直接复位/启动计时，开关K2控制定时器的暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。 （4）输入时钟脉冲的频率为50MHz.(Design a timer for a basketball match. Requirement
H_Card
- 可以用来实现生日贺卡的功能——北邮人数电实验专属代码(The function that can be used to achieve a birthday card)
attachments
- fpga master fofo design continous data transmission
ug901-vivado-synthesis-examples
- verilog edge detector codee, for vibado tollssssss
hispi_example_design
- hispi high spededddddddddddddddd
verilog-i2c-master
- i2cccccc masyettttttttttttt
Altera_lcd_color_bar_117
- altera公司飓风四代芯片，LCD屏幕彩条显示，有效实现行、场扫描。练习FPGA驱动VGA或LCD显示的入门程序(Altera hurricane four generation chip, LCD screen color display, the effective realization of line and field scanning.Practice FPGA to drive VGA or LCD display)
35_OV7725_VGA_DDR3_LX16_joint
- 多目摄像头同屏显示，实现图像分割，xilinx公司芯片，ISE平台开发(Multi camera on the same screen display, image segmentation, Xilinx company chip, ISE platform development)
贪吃蛇
- 都是废话电视剧方法那就回家避难硐室不烦你(dshdjsdhdhfjdskfk nbkjknl)
拨码开关选择
- verilog 拨码开关选择 fpga设计(verilog dfdjfjfdklf kfndsvnm)
example_book
- 一些简单的FPGA verilog小程序，对FPGA入门者有所帮助(Some simple FPGA Verilog small program to help beginners FPGA)
Module基础全集
- 如题，各种veirlog 基础代码大全，虽功能不及ip核，但却可以学习到很多(For example, all kinds of veirlog base code, though not as functional as IP core, can learn a lot)