资源列表
Traffic Lights
- VHDL 交通信号灯设计代码，实现简单的十字路口红绿黄信号灯的转换(VHDL traffic light design)
Sevensegnemt
- Seven Segment Decode And Display All HEX,VHDL, Spartan 3E, Nexys 2
Sec_counter
- Seconds Counter USing 50Mhz clock,VHDL, Spartan 3E, Nexys 2
digit_hex_4
- 4 Digit HEX Counter,VHDL, Spartan 3E, Nexys 2
decimal_counter
- Decimal counter in VHDL
Comparator
- VHDL Bit Comparator
ADS7946
- 关于ADC7946的驱动，使用Verilog语言写的。亲测没有任何问题(The driver module about the ADC7946)
MUSIC
- 乐曲硬件演奏电路的主系统由4个模块组成： FDIV、CODE_DATA、F_CODE和DRIVER。其中，模块U1（FDIV）是分频功能将输入的6MHz的时钟信号分频成1MHZ和4Hz的信号。U2（CODE_DATA）类似于弹琴的人的手指；模块U3（F_CODE）类似于琴键；模块U4（DRIVER）类似于琴弦或音调发声器。(The main system of musical performance circuit consists of 4 modules: FDIV, CODE_DATA,
7_1
- 电路端口为：异步清零输入端口rst，输入时钟clk_in，输出时钟clk_out。并分别采用两种以上的方法实现。(Frequency divider circuit port is: Asynchronous Clear input port rst, input clock clk_in, output clock clk_out. And use two or more methods to achieve.)
8_1
- 一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为：异步清零输入端口rst，输入时钟clk，置数判断输入端口load，移位类型判断输入端口m，数据输入端口data[7:0]，输出端口q[7:0]。序列检测器电路端口为：异步清零输入端口rst，输入时钟clk，串行数据输入端口d，输出标志端口s。(A eight bit shift register / 01011010 sequence detector with set, reset, le
uartverilog
- FPGA利用串口、FIFO实现串口收发数据(FPGA using serial port, FIFO serial transceiver data)
vga
- fpga控制vga在显示器上的彩条显示()