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  1. AD9777

    2下载:
  2. 基于FPGA平台设计的AD9777芯片的代码(AD9777 chip design based on FPGA platform code)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-23
    • 文件大小:286kb
    • 提供者:leopard021224
  1. VHDL设计100例

    0下载:
  2. VHDL设计100例(VHDL source code of the 100 cases)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-22
    • 文件大小:6.33mb
    • 提供者:lovegiving
  1. TMC module control

    0下载:
  2. 控制两相步进电机在不同的位置开始相应的转动(control the rotation of the step motor at different position)
  3. 所属分类:VHDL/FPGA/Verilog

  1. digital_clock

    1下载:
  2. vivado 学习资料 数字时钟设计 新建工程后导入相关文件(source)(digital clock Vivado learning materials Digital clock design, new construction, import related documents (source))
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-24
    • 文件大小:2kb
    • 提供者:kkoogqw
  1. 3 8

    0下载:
  2. 用VHDL多种方法实现3-8译码器,元件例化(use VHDL realize 3-8decoder)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-22
    • 文件大小:10kb
    • 提供者:硅谷大帝
  1. 新建

    0下载:
  2. MCP4725实现的i2c驱动程序,通过DA转换实现函数发生器(MCP4725 come ture i2c drive program,Through da conversion function generator in English)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:69kb
    • 提供者:狍狍丫
  1. FPGA的学习流程

    0下载:
  2. FPGA 的学习流程,FPGA设计人员的进阶路线, FPGA设计学习经验小谈等等论坛经验总结(FPGA's learning process, the advanced course of FPGA designers, FPGA design, learning experience, little talk, and so on)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-29
    • 文件大小:340kb
    • 提供者:linlei
  1. HanoiTower

    1下载:
  2. 使用Verilog HDL 以及VHDL语言,运用FPGA中的VGA显示原理以及键盘控制原理,开发汉诺塔简易游戏(The use of Verilog HDL and VHDL language, the use of FPGA in the VGA display principle and keyboard control principle, the development of Hanoi simple game)
  3. 所属分类:VHDL/FPGA/Verilog

  1. costas

    0下载:
  2. matlab科斯塔斯环的仿真,有波形,很实用的程序(matlab costas m programm)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-21
    • 文件大小:1kb
    • 提供者:zhangqingxi
  1. 卷积交织器解交织器设计

    1下载:
  2. 交织技术通常分为分组交织和卷积交织。分组交织过程是数据先按行写入,再按列读出;解交织过程是数据先按列写入,再按行读出。其特点是结构简单,但数据延时时间长,而且所需的存储器比较大。(Interleaving techniques are usually divided into packet interleaving and convolution interleaving. Packet interleaving process is the first data written by row,
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-18
    • 文件大小:736kb
    • 提供者:一个+
  1. JKI状态机

    0下载:
  2. 主要介绍状态机的编程方法以利于编程方便性(The programming method of state machine is mainly introduced)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-14
    • 文件大小:61kb
    • 提供者:SZTHMZ
  1. traffic_light

    1下载:
  2. 设计一个简单的交通灯控制器,交通灯显示用实验箱的交通灯模块来显示。系统时钟选择时钟模块的1Hz时钟,黄灯闪烁时钟要求为1Hz,红灯15s,黄灯5s,绿灯15s。系统中用CPU板上的复位按键进行复位。(Design a simple traffic light controller, traffic lights show the use of the experimental box traffic lights module to display. System clock select cl
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-19
    • 文件大小:493kb
    • 提供者:qscf
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