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  1. vscnfet_1_0_1

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  2. CNFET VS-MODEL verilog-A 描述,用于Hspice仿真模型,优化MOSFET性能- stanford
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:7.35kb
    • 提供者:kasang
  1. canny_edge_detector_latest.tar

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  2. Canny edge detector with a 9x9 mask
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-17
    • 文件大小:541kb
    • 提供者:tjayaprakash
  1. biquad_latest.tar

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  2. IIR filter with two poles and two zeros
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-16
    • 文件大小:110kb
    • 提供者:tjayaprakash
  1. all-pole_filters_latest.tar

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  2. all pole filter for dsp
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:5.3kb
    • 提供者:tjayaprakash
  1. adaptive_lms_equalizer_latest.tar

    0下载:
  2. adaptive lms equaliser
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-16
    • 文件大小:26kb
    • 提供者:tjayaprakash
  1. e1framerdeframer_latest.tar

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  2. E1 framer logic implementaion
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-17
    • 文件大小:17kb
    • 提供者:tjayaprakash
  1. mac_layer_switch_latest.tar

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  2. source code for Ethernet logic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:229.92kb
    • 提供者:tjayaprakash
  1. an-102104-keybrd

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  2. VHDL 键盘一些有用的学习资料, 真的很有价值-VHDL KEY BOARD
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:41.38kb
    • 提供者:jonson
  1. xst3_video

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  2. 珍藏多年视频GAME之VHD学习资料5-VIDEO GAME VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:139.85kb
    • 提供者:jonson
  1. fpga_ladybug_2.1

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  2. 珍藏多年视频GAME之VHD学习资料,超傎-VIDEO GAME STUDY
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:344.44kb
    • 提供者:jonson
  1. edge-detection1

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  2. 基于FPGA开发环境,根据Sobel model算法,关于边缘检测的verilog代码。-the code of edge detection based on verilog.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-15
    • 文件大小:1kb
    • 提供者:Oscar
  1. ZYH

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  2. (7,4)汉明译码、串口接收和数码管显示综合实验。在该实验中,要求能够利用计算机的串口发送汉明码字(可以是没有错误的汉明码字,也可以是有一个比特错误的汉明码字);然后利用FPGA进行串口数据接收;接收后进行(7,4)汉明译码,并将译码后的结果送给七段数码管进行显示。要求使用4个七段数码管,其中2个数码管用于显示从串口接收到的数据,另一个数码管用于显示汉明译码后的正确信息比特,最后一个数码管用于指示出错比特的位置。-(7,4) Hamming decoding, receiving the ser
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:301.03kb
    • 提供者:zyhhyz
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