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  1. huffmancode

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  2. 哈夫曼编码,非最优编码做了功能实现,最优编码程序仍然存在问题-Huffman coding, non-optimal coding done function, the optimal coding process is still a problem
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:5.07kb
    • 提供者:薛岳
  1. ad7606_verilog

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  2. 使用FPGA 2V1000系列进行AD控制-use FPGA 2V1000 to control AD
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-02
    • 文件大小:1.63kb
    • 提供者:胡乔朋
  1. The_Zynq_Book_ebook_chinese

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  2. 一本全面介绍ZYNQ的译本书籍,深入浅出,并结合实例讲述很精湛。-A comprehensive introduction to ZYNQ translation books, easy to understand, combined with examples of very skilled.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:23.19mb
    • 提供者:wang
  1. The_Zynq_Book

    0下载:
  2. 一本全面介绍ZYNQ的外文书籍,深入浅出,并结合实例讲述很精湛。-A comprehensive introduction to ZYNQ foreign language books, easy to understand, combined with examples of very skilled.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:22.61mb
    • 提供者:wang
  1. OSCFAR

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  2. OSCFAR中最重要的排序算法实现,单周期输出一组数据排序之后的特定序号的数值,作为CFAR的参考值。-OSCFAR the most important sorting algorithm to achieve a single cycle of a set of data after sorting the number of specific serial number, as a reference value of CFAR.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:2.99kb
    • 提供者:wang
  1. REPORT(1)

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  2. final sem project report completed one on network on chip data processing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:797.57kb
    • 提供者:divyaramkumar
  1. noc

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  2. this the final project report on VHDL development on noc-this is the final project report on VHDL development on noc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-17
    • 文件大小:798kb
    • 提供者:divyaramkumar
  1. NOC_SIMULATION-OUTPUTS

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  2. this document consists of network on chip simulation screenshots and results
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:245kb
    • 提供者:divyaramkumar
  1. DEL_MEMDAC

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  2. memristor based digital to analog converter a prototype model vhdl code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:127.52kb
    • 提供者:divyaramkumar
  1. project_1

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  2. Creation of FPGA-based device. circuit represents a simple device, containing D Flip-Flop with optional asynchronous Reset inputs and AND logic gate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:200.5kb
    • 提供者:Tasko
  1. class12

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  2. uart串口接收模块,对接收的数据串转并-Uart serial port receiving module, the received data string and turn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-12
    • 文件大小:2.26mb
    • 提供者:bh
  1. class11

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  2. uart串口发送模块,其中filter为按键消抖-Uart serial send module, where filter is the key to shake
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-14
    • 文件大小:2.21mb
    • 提供者:bh
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