资源列表
Content_Addressable_Memory
- Content Addressable Memory 的verilog源代码。经过modelsim仿真。
Synthesizable_FIFO_verilog
- Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified by simply changing the value of two parameters, `FWIDTH and `FDEPTH. For this example, the FIFO depth is
Synchronous_read_write_RAM
- Synchronous read write RAM verilog。经过modelsim se仿真。
clock
- 在ACEX EP1K30TC144-3实现了闹钟功能,并能修改定时,和当前时间
xapp858
- xilinx公司的ＤＤＲ实现源码，希望对你的开发有所帮助
8255_OSED
- 用VHDL语言实现可编程并行接口芯片8255，包括8255的全部功能
8251_OSED
- 用VHDL语言实现可编程串口芯片8251，包括8251的全部功能
crc
- 用Verilog编写crc校验码，包括8位，12位，16位，32位，非常实用
16b20b
- 以太网16B/20B源代码包括编码器和解码器功能
white_rim_testbench
- QVGA显示白框的test bench程序
whit_rim
- QVGA显示白框 QVGA显示白框
qvgatiming
- QVGA的Timing verilog 描述